CN111584642A - 半导体装置 - Google Patents

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Abstract

实施方式提供具有两个值的保持电压的半导体装置。实施方式的半导体装置具备：具有第一面与第二面的半导体层，该半导体层具有第一导电型的第一半导体区域、设于第一半导体区域与第一面之间的第二导电型的第二半导体区域、设于第二半导体区域与第一面之间且第一导电型杂质浓度比第一半导体区域低的第一导电型的第三半导体区域、设于第三半导体区域与第一面之间且第二导电型杂质浓度比第二半导体区域高的第二导电型的第四半导体区域；第一电极，设于半导体层的第一面侧，与第三半导体区域以及第四半导体区域电连接；以及第二电极，设于半导体层的第二面侧，与第一半导体区域电连接，不与第二半导体区域电连接。

Description

半导体装置
相关申请
本申请享受以日本专利申请2019－26009号(申请日：2019年2月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
Electrostatic Discharge(静电放电，ESD)是在人体与电子设备等两个物体接触时瞬间流过电流的现象。为了保护电子器件免受ESD侵入电子设备内而产生的浪涌电流，使用了ESD保护二极管。
ESD保护二极管例如连接在从电子设备的输入输出端子连接到保护对象器件的信号线与地之间。在ESD从输入输出端子施加到信号线的情况下，浪涌电流的大部分经由ESD保护二极管流到地，浪涌电流的一部分作为残留电流流到保护对象器件。
随着保护对象器件的细微化的发展，要求进一步减少流经保护对象器件的残留电流。为了减少残留电流，需要减少ESD保护二极管的钳位电压以及动态电阻。钳位电压是浪涌电流流过ESD保护二极管时在ESD保护二极管的两端子间产生的电压。动态电阻是浪涌电流流过ESD保护二极管时的ESD保护二极管的两端子之间的电阻。
为了减少钳位电压，作为ESD保护二极管，使用示出负阻(snapback)特性的晶闸管构造或者晶体管构造。特别是，具有晶闸管构造的ESD保护二极管由于进行负阻动作时的保持电压较低，因此能够大幅减少钳位电压。保持电压是进行负阻动作时的最低电压。
但是，例如在对具有如HDMI(注册商标)端子那样能够驱动电流的输入输出端子的器件进行保护的情况下，若保持电压过低，则担心ESD保护二极管进行闩锁动作。即，若保持电压比信号线的信号电平低，则在ESD从输入输出端子的侵入停止且信号线的电压返回信号电平时，担心ESD保护二极管进行闩锁动作。因此，例如根据输入输出端子的种类而要求具有不同的保持电压的不同种类的ESD保护二极管。
发明内容
本发明提供具有两个值的保持电压的半导体装置。
本发明的一方式的半导体装置具备：具有第一面与第二面的半导体层，该半导体层具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间，且相比于所述第一半导体区域，第一导电型杂质浓度更低；以及第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，且相比于所述第二半导体区域，第二导电型杂质浓度更高；第一电极，设于所述半导体层的所述第一面侧，与所述第三半导体区域以及所述第四半导体区域电连接；以及第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接，不与所述第二半导体区域电连接。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是第一实施方式的半导体装置的作用以及效果的说明图。
图3是第一实施方式的半导体装置的作用以及效果的说明图。
图4是第二实施方式的半导体装置的示意剖面图。
图5是第三实施方式的半导体装置的示意剖面图。
图6是第四实施方式的半导体装置的示意剖面图。
具体实施方式
在本说明书中，有时对于相同或者类似的部件标注相同的附图标记并省略重复的说明。
另外，在以下的说明中，有使用n+、n、n－以及p+、p、p－的表述的情况。该表述表示各导电型中的杂质浓度的相对高低。即，n+表示与n相比n型杂质浓度相对较高，n－表示与n相比n型杂质浓度相对较低。另外，p+表示与p相比p型的杂质浓度相对较高，p－表示与p相比p型杂质浓度相对较低。另外，也有将n+型、n－型简单记载为n型、将p+型、p－型简单记载为p型的情况。
另外，在以下的说明中，所谓“电极电连接于半导体区域”是指，在电极与半导体区域之间未设有成为电流的势垒的绝缘层或者pn结。另外，所谓“电极未电连接于半导体区域”是指，在电极与半导体区域之间设有成为电流的势垒的绝缘层或者pn结。
杂质浓度例如能够通过SIMS(Secondary Ion Mass Spectrometry，二次离子质谱)来测定。另外，杂质浓度的相对的高低例如也能够根据通过SCM(Scanning CapacitanceMicroscopy，扫描式电容显微镜)求出的载流子浓度的高低来判断。另外，杂质区域的深度、厚度等距离例如能够通过SIMS求出。另外，杂质区域的深度、厚度、宽度、间隔等距离例如能够根据SCM像、或者SCM像与AFM(Atomic Force Microscope，原子力显微镜)像的合成图像来求出。
(第一实施方式)
第一实施方式的半导体装置具备：具有第一面与第二面的半导体层，该半导体层具有：第一导电型的第一半导体区域、设于第一半导体区域与第一面之间的第二导电型的第二半导体区域、设于第二半导体区域与第一面之间且第一导电型杂质浓度比第一半导体区域低的第一导电型的第三半导体区域、设于第三半导体区域与第一面之间且第二导电型杂质浓度比第二半导体区域高的第二导电型的第四半导体区域；第一电极，设于半导体层的第一面侧，与第三半导体区域以及第四半导体区域电连接；以及第二电极，设于半导体层的第二面侧，与第一半导体区域电连接，不与第二半导体区域电连接。
图1是第一实施方式的半导体装置的示意剖面图。
第一实施方式的半导体装置是ESD保护二极管100。ESD保护二极管100是能够在两个电极之间使电流双向流动的ESD保护二极管。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
ESD保护二极管100具备半导体层10、阴极电极12(第一电极)、阳极电极14(第二电极)、保护绝缘层18。
半导体层10具有第一面(图1中的P1)和第二面(图1中的P2)。第一面P1是半导体层10的表面，第二面P2是半导体层10的背面。
另外，半导体层10具有端面S。端面S位于第一面P1与第二面P2之间。
半导体层10具有n+型的基板区域20(第一半导体区域)、p－型的阳极区域22(第二半导体区域)、n型的阴极区域24(第三半导体区域)、p+型的第一接触区域26(第四半导体区域)、n+型的第二接触区域28(第八半导体区域)、p型的第一势垒区域30(第五半导体区域)。
半导体层10例如是硅(Si)的单结晶。第一面P1例如是硅的(001)面。半导体层10的厚度例如是80μm以上且200μm以下。
n+型的基板区域20是包含n型杂质的杂质区域。基板区域20与第二面P2相接地设置。
基板区域20作为n型杂质例如包含磷(P)、砷(As)、或者锑(Sb)。基板区域20的n型杂质浓度例如为5×1019cm－3以上且5×1021cm－3以下。
基板区域20的从第一面P1朝向第二面P2的方向的厚度例如为50μm以上且150μm以下。
p－型的阳极区域22设于基板区域20与第一面P1之间。阳极区域22的一部分与第一面P1相接。
阳极区域22例如包含硼(B)作为p型杂质。阳极区域22的p型杂质浓度例如为5×1012cm－3以上且1×1014cm－3以下。
阳极区域22的从第一面P1朝向第二面P2的方向的厚度例如为3μm以上且20μm以下。
阳极区域22例如是通过外延生长法在基板区域20之上形成的外延层。
n型的阴极区域24设于阳极区域22与第一面P1之间。阴极区域24的一部分与第一面P1相接。
阴极区域24例如包含磷(P)或者砷(As)作为n型杂质。阴极区域24的n型杂质浓度比基板区域20的n型杂质浓度低。阴极区域24的n型杂质浓度例如为5×1015cm－3以上且1×1019cm－3以下。
阴极区域24的与第一面P1垂直的方向的厚度例如为0.5μm以上且2μm以下。换言之，阴极区域24的距第一面P1的深度例如为0.5μm以上且2μm以下。
阴极区域24例如通过对半导体层10离子注入n型杂质之后将n型杂质热扩散而形成。
p+型的第一接触区域26设于阴极区域24与第一面P1之间。第一接触区域26的一部分与第一面P1相接。
第一接触区域26例如包含硼(B)作为p型杂质。第一接触区域26的p型杂质浓度比阳极区域22的p型杂质浓度高。第一接触区域26的p型杂质浓度例如为5×1019cm－3以上且5×1021cm－3以下。
第一接触区域26的与第一面P1垂直的方向的厚度例如为0.1μm以上且0.5μm以下。换言之，第一接触区域26的距第一面P1的深度例如为0.1μm以上且0.5μm以下。
第一接触区域26例如通过对半导体层10离子注入p型杂质之后利用热处理使p型杂质活性化而形成。
n+型的第二接触区域28设于阴极区域24与第一面P1之间。第二接触区域28的一部分与第一面P1相接。
第二接触区域28例如包含磷(P)或者砷(As)作为n型杂质。第二接触区域28的n型杂质浓度比阴极区域24的n型杂质浓度高。第二接触区域28的n型杂质浓度例如为5×1019cm－3以上且5×1021cm－3以下。
第二接触区域28的与第一面P1垂直的方向的厚度例如为0.1μm以上且0.5μm以下。换言之，第二接触区域28的距第一面P1的深度例如为0.1μm以上且0.5μm以下。
第二接触区域28例如通过对半导体层10离子注入n型杂质之后利用热处理使n型杂质活性化而形成。
p型的第一势垒区域30设于基板区域20与阳极区域22之间。第一势垒区域30与基板区域20相接。第一势垒区域30与p－型的阳极区域22相接。
第一势垒区域30例如包含硼(B)作为p型杂质。第一势垒区域30的p型杂质浓度比阳极区域22的p型杂质浓度高。第一势垒区域30的p型杂质浓度例如为1×1016cm－3以上且5×1018cm－3以下。
第一势垒区域30的与第一面P1垂直的方向的厚度比阳极区域22的与第一面P1垂直的方向的厚度薄。
第一势垒区域30例如在通过在基板区域20之上利用外延生长形成阳极区域22之前、在基板区域20的表面选择性地离子注入p型杂质而形成。在外延生长时，p型杂质扩散到阳极区域22中，从而形成第一势垒区域30。
阳极区域22与半导体层10的端面S相接。阳极区域22在端面S与阴极区域24之间和第一面P1相接。
第一势垒区域30与端面S分离。在端面S与第一势垒区域30之间设置有阳极区域22。
保护绝缘层18设于半导体层10的第一面P1之上。保护绝缘层18例如包含氧化硅。
阴极电极12设于半导体层10的第一面P1侧。阴极电极12设于半导体层10的第一面P1之上。
阴极电极12电连接于阴极区域24、第一接触区域26、以及第二接触区域28。阴极电极12与第一接触区域26、以及第二接触区域28相接。
阴极电极12例如是金属。阴极电极12例如包含铝或者铝合金。在阴极电极12的与半导体层10相接的部分例如设置有未图示的阻挡金属层。阻挡金属层例如包含钛、氮化钛或者氮化钨。
阳极电极14设于半导体层10的第二面P2侧。阳极电极14与半导体层10的第二面P2相接。
阳极电极14电连接于基板区域20。阳极电极14与基板区域20相接。
阳极电极14未电连接于阳极区域22。阳极电极14与阳极区域22分离。阳极电极14未与阳极区域22相接。
阳极电极14未电连接于第一势垒区域30。阳极电极14与第一势垒区域30分离。阳极电极14未与第一势垒区域30相接。
阳极电极14例如是金属。阳极电极14例如包含金、银或者锡合金。
第一实施方式的ESD保护二极管100具有由p+型的第一接触区域26、n型的阴极区域24、p－型的阳极区域22、以及n+型的基板区域20形成的pnpn型的晶闸管构造。另外，第一实施方式的ESD保护二极管100具有由n+型的基板区域20、p－型的阳极区域22、以及n型的阴极区域24形成的npn型的晶体管构造。
接下来，对第一实施方式的半导体装置的作用以及效果进行说明。
ESD保护二极管例如在从电子设备的输入输出端子连接到保护对象器件的信号线与地之间连接。在ESD从输入输出端子施加到信号线的情况下，浪涌电流的大部分经由ESD保护二极管流到地，浪涌电流的一部分作为残留电流流到保护对象器件。
随着保护对象器件的细微化的发展，要求进一步减少流经保护对象器件的残留电流。为了减少残留电流，需要减少ESD保护二极管的钳位电压以及动态电阻。钳位电压是浪涌电流流过ESD保护二极管时在ESD保护二极管的两端子间产生的电压。动态电阻是浪涌电流流过ESD保护二极管时的ESD保护二极管的两端子间的电阻。
为了减少钳位电压，使用示出负阻特性的晶闸管构造或者晶体管构造，作为ESD保护二极管。特别是，具有晶闸管构造的ESD保护二极管由于进行负阻动作时的保持电压低，因此能够大幅减少钳位电压。保持电压是进行负阻动作时的最低电压。
图2以及图3是第一实施方式的半导体装置的作用以及效果的说明图。图2是表示通过信号线的信号的电压波形的一个例子的图。图3示出晶闸管构造的ESD保护二极管的负阻特性(图3中的实线)以及晶体管构造的ESD保护二极管的负阻特性(图3中的虚线)。
例如，在如HDMI(注册商标)端子那样能够驱动电流的输入输出端子与保护对象器件之间的信号线中通过的信号的电压波形，如图2所示，以规定电压的信号电平为基准振动。
如图3所示，晶闸管构造的ESD保护二极管与晶体管构造的ESD保护二极管相比，保持电压更低。例如在保护具有如HDMI(注册商标)端子那样能够驱动电流的输入输出端子的保护对象器件的情况下，若保持电压比信号电平低，则担心ESD保护二极管进行闩锁动作。
如图3所示，若晶闸管构造的ESD保护二极管的保持电压低于信号线的信号电平，则担心在ESD从输入输出端子的侵入停止，信号线返回到信号电平时，ESD保护二极管进行闩锁动作。
因而，在保护如HDMI(注册商标)端子那样具有能够驱动电流的输入输出端子的器件的情况下，优选的是，使用保持电压相对较高的晶体管构造的ESD保护二极管。
即，根据输入输出端子的种类，要求具有不同保持电压的不同种类的ESD保护二极管。例如，在电子设备具备不同的两种输入输出端子的情况下，需要安装两种ESD保护二极管，电子设备的部件的种类增加。电子设备的部件的种类增加有可能导致电子设备的成本增大。
第一实施方式的ESD保护二极管100通过将阴极电极12与信号线连接、将阳极电极14与地连接，从而作为晶闸管构造的ESD保护二极管发挥功能。另一方面，ESD保护二极管100通过将阳极电极14与信号线连接、将阴极电极12与地连接，从而作为晶体管构造的ESD保护二极管发挥功能。
因而，第一实施方式的ESD保护二极管100仅通过改变连接方向，就能够实现两个值的保持电压。由此，例如能够防止电子设备的部件的种类增加，能够减少电子设备的成本。
ESD保护二极管100优选的是在n+型的基板区域20与p－型的阳极区域22之间具备p型的第一势垒区域30。通过设置第一势垒区域30，在被用作晶闸管构造的ESD保护二极管的情况下，可抑制在没有流过浪涌电流的状态下的泄漏电流，击穿电压变高。
另外，通过设置第一势垒区域30，可抑制泄漏电流，因此能够降低阳极区域22的p型杂质浓度。因而，能够减小ESD保护二极管100的电容。由此，可抑制在信号线中传递的信号的特性恶化。
第一势垒区域30的p型杂质浓度优选的是1×1016cm－3以上且5×1018cm－3以下，更优选的是5×1016cm－3以上且1×1018cm－3以下。
若第一势垒区域30的p型杂质浓度变高，则在被用作晶闸管构造的ESD保护二极管的情况下，击穿电压变高。另一方面，在被用作晶体管构造的ESD保护二极管的情况下，击穿电压变低。
通过使第一势垒区域30的p型杂质浓度落入上述范围内，从而在被用作晶闸管构造以及晶体管构造中的任一个构造的ESD保护二极管的情况下都能够实现适当的击穿电压。
第一势垒区域30的与第一面P1垂直的方向的厚度优选的是比阳极区域22的与第一面P1垂直的方向的厚度薄。若阳极区域22的厚度变薄，则担心阴极区域24与基板区域20之间冲穿(punch-through)。另外，若第一势垒区域30变厚，则担心击穿电压变得过高。
阳极区域22的p型杂质浓度优选的是5×1012cm－3以上且1×1014cm－3以下。通过超过上述下限值，能够减少动态电阻。
另外，通过低于上述上限值，能够减小ESD保护二极管100的电容。因而，可抑制在信号线中传递的信号的特性恶化。
ESD保护二极管100的端面S在切割半导体晶片时形成。半导体晶片的切割例如通过刀片切割进行。端面S附近的半导体层10例如由于刀片切割的影响，结晶性恶化。
因此，当杂质浓度高的n型杂质区域与p型杂质区域之间的pn结终止于端面S的情况下，担心pn结的泄漏电流增大，ESD保护二极管的特性恶化。
在ESD保护二极管100中，第一势垒区域30与端面S分离。因此，n型杂质浓度高的基板区域20与p型杂质浓度高的第一势垒区域30之间的pn结不会终止于端面S。因而，可抑制ESD保护二极管100的特性的恶化。
以上，根据第一实施方式，通过改变连接方向，能够实现具有两个值的保持电压的ESD保护二极管。
(第二实施方式)
第二实施方式的半导体装置与第一实施方式的半导体装置的不同点在于，半导体层具有：第二导电型的第六半导体区域，设于端面与第二半导体区域之间，与第一面以及所述第五半导体区域相接；以及第一导电型的第七半导体区域，设于端面与第六半导体区域之间，与第一面以及第一半导体区域相接。以下，对于与第一实施方式重复的内容，省略一部分记述。
图4是第二实施方式的半导体装置的示意剖面图。
第二实施方式的半导体装置是ESD保护二极管200。ESD保护二极管200是能够在两个电极之间使电流双向流动的ESD保护二极管。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
ESD保护二极管200具备半导体层10、阴极电极12(第一电极)、阳极电极14(第二电极)、和保护绝缘层18。
半导体层10具有第一面(图4中的P1)与第二面(图4中的P2)。第一面P1是半导体层10的表面，第二面P2是半导体层10的背面。
另外，半导体层10具有端面S。端面S位于第一面P1与第二面P2之间。
半导体层10具有n+型的基板区域20(第一半导体区域)、p－型的阳极区域22(第二半导体区域)、n型的阴极区域24(第三半导体区域)、p+型的第一接触区域26(第四半导体区域)、n+型的第二接触区域28(第八半导体区域)、p型的第一势垒区域30(第五半导体区域)、p型的第二势垒区域32(第六半导体区域)、n型的端部区域34(第七半导体区域)。
p型的第二势垒区域32设于端面S与阳极区域22之间。第二势垒区域32与第一面P1以及第一势垒区域30相接。第二势垒区域32与阳极区域22相接。
第二势垒区域32例如包含硼(B)作为p型杂质。第二势垒区域32的p型杂质浓度比阳极区域22的p型杂质浓度高。第二势垒区域32的p型杂质浓度例如为1×1016cm－3以上且5×1018cm－3以下。
第二势垒区域32例如通过对半导体层10离子注入p型杂质之后利用热处理使p型杂质热扩散而形成。
n型的端部区域34设于端面S与第二势垒区域32之间。端部区域34与第一面P1以及基板区域20相接。
端部区域34例如包含磷(P)或者砷(As)作为n型杂质。端部区域34的n型杂质浓度比基板区域20的n型杂质浓度低。端部区域34的n型杂质浓度例如是5×1015cm－3以上且1×1019cm－3以下。
端部区域34例如通过对半导体层10离子注入n型杂质之后、使n型杂质热扩散而形成。
ESD保护二极管200通过设置n型的端部区域34，使得pn结不会在端面S终止。因而，可抑制端面S中的泄漏电流所引起的ESD保护二极管200的特性的恶化。
通过在阳极区域22与端部区域34之间设置第二势垒区域32，在被用作晶闸管构造的ESD保护二极管的情况下，可抑制未流过浪涌电流的状态下的泄漏电流，击穿电压变高。
以上，根据第二实施方式，与第一实施方式相同，通过改变连接方向，能够实现具有两个值的保持电压的ESD保护二极管。另外，可抑制端面的泄漏电流所引起的ESD保护二极管的特性的恶化。
(第三实施方式)
第三实施方式的半导体装置与第一实施方式的半导体装置的不同点在于：半导体层具有设于端面与第五半导体区域之间的绝缘体。以下，对于与第一实施方式重复的内容，省略一部分记述。
图5是第三实施方式的半导体装置的示意剖面图。
第三实施方式的半导体装置是ESD保护二极管300。ESD保护二极管300是能够在两个电极之间使电流双向流动的ESD保护二极管。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
ESD保护二极管300具备半导体层10、阴极电极12(第一电极)、阳极电极14(第二电极)、保护绝缘层18。
半导体层10具有第一面(图5中的P1)与第二面(图5中的P2)。第一面P1是半导体层10的表面，第二面P2是半导体层10的背面。
另外，半导体层10具有端面S。端面S位于第一面P1与第二面P2之间。
半导体层10具有n+型的基板区域20(第一半导体区域)、p－型的阳极区域22(第二半导体区域)、n型的阴极区域24(第三半导体区域)、p+型的第一接触区域26(第四半导体区域)、n+型的第二接触区域28(第八半导体区域)、p型的第一势垒区域30(第五半导体区域)、p－型的端部区域40、沟槽17、埋入绝缘层19(绝缘体)。
p－型的端部区域40设于基板区域20与第一面P1之间。端部区域40与端面S相接。端部区域40的一部分与第一面P1相接。端部区域40设于端面S与阳极区域22之间。端部区域40设于端面S与沟槽17之间。
端部区域40例如包含硼(B)作为p型杂质。阳极区域22的p型杂质浓度例如为5×1012cm－3以上且1×1014cm－3以下。
端部区域40例如与阳极区域22同时通过外延生长法形成在基板区域20之上。
沟槽17形成于半导体层10之中。沟槽17从半导体层10的第一面P1贯通阳极区域22而达到基板区域20。沟槽17例如通过利用各向异性蚀刻从第一面P1侧蚀刻半导体层10而形成。
埋入绝缘层19设于沟槽17内。埋入绝缘层19设于端面S和p型的第一势垒区域30之间。埋入绝缘层19夹在阳极区域22与端部区域40之间。埋入绝缘层19夹在第一势垒区域30与端部区域40之间。
埋入绝缘层19将阳极区域22与端部区域40之间电分离。埋入绝缘层19将第一势垒区域30与端部区域40之间电分离。
埋入绝缘层19是绝缘体的一个例子。埋入绝缘层19例如包含氧化硅。
ESD保护二极管300通过设置埋入绝缘层19，使得第一势垒区域30与基板区域20之间的pn结以及阳极区域22与基板区域20之间的pn结不终止于端面S。因而，可抑制端面S的泄漏电流所引起的ESD保护二极管300的特性的恶化。
以上，根据第三实施方式，与第一实施方式相同，通过改变连接方向，能够实现具有两个值的保持电压的ESD保护二极管。另外，可抑制端面的泄漏电流所引起的ESD保护二极管的特性的恶化。
(第四实施方式)
第四实施方式的半导体装置与第一实施方式的半导体装置的不同点在于：半导体层具有端面与第一面之间成为钝角的倾斜。以下，对于与第一实施方式重复的内容，省略一部分记述。
图6是第四实施方式的半导体装置的示意剖面图。
第四实施方式的半导体装置是ESD保护二极管400。ESD保护二极管400是能够在两个电极之间使电流双向流动的ESD保护二极管。ESD保护二极管400具备端面倾斜的构造、所谓的台面(mesa)构造。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
ESD保护二极管400具备半导体层10、阴极电极12(第一电极)、阳极电极14(第二电极)、保护绝缘层18。
半导体层10具有第一面(图6中的P1)与第二面(图6中的P2)。第一面P1是半导体层10的表面，第二面P2是半导体层10的背面。
另外，半导体层10具有端面S。端面S位于第一面P1与第二面P2之间。端面S具有与第一面P1之间成为钝角的倾斜。换言之，阳极区域22的宽度从第一面P1朝向第二面P2扩大。
半导体层10具有n+型的基板区域20(第一半导体区域)、p－型的阳极区域22(第二半导体区域)、n型的阴极区域24(第三半导体区域)、p+型的第一接触区域26(第四半导体区域)、n+型的第二接触区域28(第八半导体区域)、p型的第一势垒区域30(第五半导体区域)。
例如，在从半导体晶片将ESD保护二极管400单片化时，首先沿着切割线，通过湿式蚀刻进行去除，直至基板区域20的一部分为止。之后，例如使用刀片切割，使ESD保护二极管400完全单片化。
通过湿式蚀刻将阳极区域22、第一势垒区域30、以及基板区域20的一部分去除，形成倾斜的端面S。在湿式蚀刻的情况下，由于物理力不施加于端面S，因此难以产生端面S附近的半导体层10的结晶性的恶化。
因此，即使n型杂质浓度高的基板区域20与p型杂质浓度高的第一势垒区域30之间的pn结终止于端面S，也可抑制端面S的泄漏电流。由此，可抑制ESD保护二极管400的特性的恶化。
以上，根据第四实施方式，与第一实施方式相同，通过改变连接方向，能够实现具有两个值的保持电压的ESD保护二极管。另外，可抑制端面的泄漏电流所引起的ESD保护二极管的特性的恶化。
在第一至第四实施方式中，以半导体层10为硅的情况为例进行了说明，但也能够在半导体层10中使用硅以外的半导体、例如碳化硅、氮化物半导体等。
在第一至第四实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但也能够使第一导电型为p型，使第二导电型为n型。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。例如也可以将一实施方式的构成要素与其他实施方式的构成要素替换或者变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等价的范围内。

Claims (9)

1.一种半导体装置，其中，具备：
具有第一面和第二面的半导体层，该半导体层具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间，且相比于所述第一半导体区域，第一导电型杂质浓度更低；以及第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，且相比于所述第二半导体区域，第二导电型杂质浓度更高；
第一电极，设于所述半导体层的所述第一面侧，与所述第三半导体区域以及所述第四半导体区域电连接；以及
第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接，不与所述第二半导体区域电连接。
2.如权利要求1所述的半导体装置，其中，
所述半导体层具有第二导电型的第五半导体区域，
所述第五半导体区域设于所述第一半导体区域与所述第二半导体区域之间，且相比于所述第二半导体区域，第二导电型杂质浓度更高。
3.如权利要求2所述的半导体装置，其中，
所述第五半导体区域的与所述第一面垂直的方向的厚度比所述第二半导体区域的所述方向的厚度薄。
4.如权利要求2所述的半导体装置，其中，
所述第五半导体区域的第二导电型杂质浓度为1×1016cm－3以上且5×1018cm－3以下。
5.如权利要求2所述的半导体装置，其中，
所述半导体层具有位于所述第一面与所述第二面之间的端面，
所述第二半导体区域与所述端面相接，所述第二半导体区域在所述端面与所述第三半导体区域之间相接于所述第一面，
所述第五半导体区域与所述端面分离。
6.如权利要求5所述的半导体装置，其中，
在所述端面与所述第五半导体区域之间设有所述第二半导体区域。
7.如权利要求2所述的半导体装置，其中，
所述半导体层具有位于所述第一面与所述第二面之间的端面，
所述第二半导体区域在所述端面与所述第三半导体区域之间相接于所述第一面，
所述半导体层具有：第二导电型的第六半导体区域，设于所述端面与所述第二半导体区域之间，与所述第一面以及所述第五半导体区域相接；以及第一导电型的第七半导体区域，设于所述端面与所述第六半导体区域之间，与所述第一面以及所述第一半导体区域相接。
8.如权利要求2所述的半导体装置，其中，
所述半导体层具有位于所述第一面与所述第二面之间的端面，
所述第二半导体区域在所述端面与所述第三半导体区域之间相接于所述第一面，
所述半导体层具有设于所述端面与所述第五半导体区域之间的绝缘体。
9.如权利要求1至8中任一项所述的半导体装置，其中，
所述半导体层具有第一导电型的第八半导体区域，
所述第八半导体区域设于所述第三半导体区域与所述第一面之间，相比于所述第三半导体区域，第一导电型杂质浓度更高，且该第八半导体区域电连接于所述第一电极。
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