CN101479837B - 制造双极晶体管的方法以及采用该方法得到的双极晶体管 - Google Patents
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Abstract
本发明涉及一种制造半导体器件(10)的方法，所述半导体器件(10)包括衬底(12)、硅半导体本体(11)以及双极晶体管，所述双极晶体管具有第一导电类型的射极区(1)、与第一导电类型相反的第二导电类型的基极区(2)、以及第一导电类型的集电极区(3)，在半导体本体(11)的表面上沉积至少一个外延半导体层(20，21，22)，在所述半导体本体的表面中将形成集电极区(3)，在外延半导体层中将形成基极区(2)；在该外延半导体层的顶部形成蚀刻停止层(15)；在蚀刻停止层上沉积硅低结晶半导体层(24)；在硅低结晶半导体层(24)中形成基极区(2)的连接区；在低结晶半导体层(24)中在将要形成的射极区(1)的位置处提供开口(7)，开口(7)延伸至蚀刻停止层(15)，蚀刻停止层(15)的一部分覆盖开口(7)；通过蚀刻将蚀刻停止层(15)以及蚀刻停止层(15)的相邻部分去除，在硅低结晶半导体层(24)下面、与开口(7)相邻并且相连接地创建空腔(8)；以及在空腔(8)中形成高结晶半导体层(5)。在根据本发明的方法中，以这样的方式形成高结晶半导体层(5)，使得在与开口(7)相邻的半导体本体(11)表面部分保持无高结晶半导体层(5)。这样，以容易的方式得到了高质量的器件(10)。使用覆盖层(6)或以优选的方式甚至不使用这样的层，使相关表面保持无高结晶半导体层。
Description
技术领域
本发明涉及制造半导体器件的方法，所述半导体器件包括衬底、硅半导体本体以及双极晶体管，所述双极晶体管具有第一导电类型的射极区、与第一导电类型相反的第二导电类型的基极区、以及第一导电类型的集电极区，该方法包括：
在半导体本体的表面上沉积至少一个外延半导体层，在所述半导体本体中将形成集电极区，在外延半导体层中将形成基极区，
在外延半导体层的顶部形成蚀刻停止层；
在蚀刻停止层上沉积硅低结晶半导体层；
在半导体层中形成基极区的连接区；
在将要形成的射极区的位置处、在低结晶半导体层中提供开口，所述开口延伸至蚀刻停止层，所述蚀刻停止层的一部分覆盖所述开口；
通过蚀刻将去除蚀刻停止层的相邻部分，从而在与开口相邻并且相连接的硅低结晶半导体层下面创建空腔(hollow)；以及
在空腔中形成高结晶半导体层。
背景技术
根据美国专利2001/0053584这种方法是已知的。在该文献中公开了一种制造具有双极晶体管的半导体器件的方法，其中，在具有STI区(浅沟隔离)的单晶衬底上，外延地沉积多个半导体层以形成晶体管的的基极区。在这些半导体层的顶部上沉积蚀刻停止层，所述蚀刻停止层被多晶硅层以及电介质层所覆盖。在这些覆盖层上制造开口以形成射极区。当达到停止层时，通过利用另一蚀刻装置进行蚀刻，将覆盖开口的那部分蚀刻停止层以及相邻的(adjoining)蚀刻停止层部分去除。然后均匀地沉积由硅和锗组成的半导体层，并且将通过对蚀刻停止层的钻蚀(under etch)而得到的空腔(hollow)完全填满。在与开口相邻的单晶硅表面上以及在多晶层下面的相邻空腔中，硅锗层具有具有高结晶性(high-crystalline nature)，然而其它地方的层具有低结晶性。然后通过相对于位于下面的硅进行选择性蚀刻，将与开口相邻的该硅锗层部分去除。在此之后利用开口形成射极区。
现有方法的缺点是，采用该方法得到的器件的RF特性在很多情况下还存在很多有待改进之处。
发明内容
因此，本发明的目的是提供一种方法，该方法不会引起以上问题，从而得到具有最佳RF特性而且简单的器件。
为此目的，根据本发明在起始段落中提出了一种方法，其中，以这样的方式形成高结晶半导体层，使得在与开口相邻的半导体本体表面部分保持无高结晶半导体层。首先，本发明基于这样的认识：使用硅锗层具有若干缺点。例如，采用公知方法制造的器件可以具有更高的缺陷密度(defect density)，这是不期望的。故障可能在将填充空腔的硅锗混合晶体暴露到氧气(例如，当形成靠着开口壁的隔离物以及所填充的空腔时)时而扩展。将硅锗层用作高结晶半导体层的另一缺点是，不能容易地对硅锗层进行相对于硅的选择性蚀刻。
因此对硅表面的粗糙化和/或加深还损害器件的特性。本发明还基于这样的认识：在使用诸如硅之类的材料来形成高结晶层时，器件对作为氧化反映而扩展的缺陷要不敏感得多。
最后，本发明基于对这种问题的认识：对与开口相邻的那部分硅表面上沉积的单晶硅或实质上高结晶硅，不能相对于下面的(单晶硅)进行选择性蚀刻。采用根据本发明的方法不出现该问题，这是因为该方法避免了在与开口相邻的半导体本体表面部分上形成高结晶硅。
由于在空腔中存在高结晶或单晶半导体材料，所以在器件的非自对准(non-self-aligning)结构中能够减小最小距离，而不会改变所述结构，所述最小距离是能够在双极晶体管中的射极区与非本征基极区之间得到的最小距离。结果，掺杂原子也可以更近地扩散到射极区。因为已构图蚀刻停止层的边缘可以与STI区的边缘重叠，也可以减小有源区的表面。所有这些对于按照这种方式制造的晶体管的RF性质都是有益的。
在根据本发明方法的第一实施例中，为与开口相邻并且将保持无高结晶半导体层的半导体本体表面部分提供覆盖层，在此之后通过沉积工艺形成高结晶层。然后能够容易地对覆盖层的材料进行选择，使得相对于下面的硅而言能够容易地对它进行选择性蚀刻。此外，因为可以使用各向异性沉积工艺，所以可以容易地将覆盖层选择性地沉积在表面的相关部分上。在这样的工艺中，不会将覆盖层沉积在空腔中而是沉积在空腔的底部上。显然，对于高结晶层而言，还可以选择诸如硅锗之类的其它材料，其中所述硅锗具有如此低的锗含量，使得与硅相比不能将所述硅锗很好地选择性蚀刻。
在该实施例的可选变体中，通过外延来沉积高结晶半导体层。这样，例如采用单晶硅以简单的方式填充空腔。例如通过选择性蚀刻能够容易地将例如(低结晶)硅层容易地去除，所述硅层(低结晶)是可以在覆盖层以及器件的其它表面部分上形成的硅层(低结晶)。通过为覆盖层选择合适的材料，通过相对于下面的硅进行选择性蚀刻，能够以任何速率容易地将所述覆盖层去除。如果需要的话，通过所谓的剥离(lift-off)能够将位于覆盖层上的硅层的一部分去除。
优选地，在该情况下，通过选择性外延来沉积高结晶半导体层。这节省了去除硅层的冗余部分的方法步骤，这是因为现在它是作为单晶层专有地在空腔中形成的。然后由此简化了随后去除覆盖层。
优选地，选择电介质材料作为覆盖层的材料。因此，该层一旦执行了其受保护的功能，则通过选择性蚀刻能够容易地将该层再次去除。例如，合适的电介质是氮化硅和二氧化硅。优选地使用后者。对这种材料的蚀刻与标准IC技术完全兼容，并且不对最佳(RF)特性构成任何威胁，所述对这种材料的蚀刻是可以通过HF基溶液来实现的。
在另外的实施例中，为了使与开口相邻的半导体本体的表面部分保持无高结晶半导体层，利用与空腔相邻的低结晶半导体层的一部分形成高结晶半导体层。该实施例提供了一种对硅原子的外延再分配形式，所述硅原子是已经存在于低结晶半导体层中的硅原子。不会如同在传统外延工艺中发生的那样，发生气相提供硅原子的情况，使得不会发生在与开口相邻的表面部分上沉积硅的情况。因为在开口中没有发现低结晶半导体层，所以在该实施例中，低结晶半导体层的材料结束于与开口相邻的半导体本体表面部分上是不可能的。显然，由于该变体的简单性，例如由于沉积工艺之一变得多余，使得该变体是非常可取的。通过对器件进行合适的热处理以对与空腔相邻的低结晶层进行处理，能够实现对高结晶半导体层的沉积。
优选地，在该实施例中，选择非晶半导体材料作为低结晶半导体层的材料。一方面，对于得到高结晶层而言必要的热预算未显著提高，这是因为通过从多晶材料至单晶材料的转换确定了所述热预算的主要部分。另一方面，可以有利地利用诸如粗糙化之类的现象，该现象具体出现在从非晶向多晶材料转换时。因此，当空腔足够浅时，位于空腔以上的低结晶层部分能够容易地与位于空腔以下的半导体本体的单晶表面相接触，使得从所述部分形成高结晶材料简单化。因此，首先将该部分转化成多晶材料，在此之后将多晶材料转化成高结晶半导体层。优选地，将蚀刻停止层的厚度以及从而空腔的高度选择得如此小，以至于通过热处理能够使低结晶半导体层的底部与跟空腔相邻的半导体本体的表面部分相接触。
以上限定的所有实施例的有利变体特征在于，选择硅作为高结晶半导体层的材料。还选择硅作为低结晶半导体层的材料。
优选地，采用图案的形式来涂敷蚀刻停止层。这样，即使在蚀刻停止层具有较小厚度时也能够将所述蚀刻停止层完全去除。这使得半导体本体的导电特性最佳，从而还使得晶体管的RF特征最佳。因此，可以通过穿过掩模进行沉积来得到已构图的蚀刻停止层，所述掩模具有孔并且位于半导体本体之上。实现该结果的一种相当简单的方式是：均匀地沉积蚀刻停止层，在此之后通过光刻和蚀刻来将所述蚀刻停止层构图。
可以沉积蚀刻停止层作为氧化层和上覆(overlying)硅层。这在以下情况下是尤其有用的：如果需要非常薄的空腔，例如当将通过对空腔以上的低结晶层进行处理来形成高结晶层时。例如，氧化层可以具有小于10nm(例如1至5nm)的厚度，硅层可以具有大于20nm的厚度。
所述构图可以包括使用等离子干法蚀刻仅将硅层构图。如果存在通过另一种工艺对所述图案外部的下面氧化层的随后去除步骤，则仅需要对硅层构图，例如所述另一种工艺可以是在沉积上覆硅低结晶半导体层之前的预清洁工艺。
在有利实施例中，在形成高结晶半导体层之后为开口的壁提供隔离物，在此之后在隔离物之间形成射极区。
本发明还涉及一种通过根据本发明的方法得到的半导体器件。
附图说明
以下将通过附图所示的3个示例实施例对本发明的其它方面、效果以及细节进行描述。在这些附图中：
图1至8示意性地并且以垂直于厚度方向的截面图的形式示出了根据本发明方法的第一实施例处于连续制造阶段的、包括双极晶体管在内的器件；
图9至10示意性地并且以垂直于厚度方向的截面图的形式示出了根据本发明方法的第二实施例处于连续制造阶段的、包括双极晶体管在内的器件；以及
图11至13示意性地并且以垂直于厚度方向的截面图的形式示出了根据本发明方法的第三实施例处于连续制造阶段的、包括双极晶体管在内的器件。
具体实施方式
附图并非按比例绘制的，为了清楚起见在附图中放大了一些尺寸。尽可能地为相应的区或部件给出了相同的参考数字。
图1至8示意性地并且以垂直于厚度方向的截面图的形式示出了根据本发明方法的第一实施例处于连续制造阶段的、包括双极晶体管在内的器件。
如图1所示，n型硅衬底12形成起始点，在衬底中形成STI(浅沟隔离)区16、17。在其顶部上，首先通过外延沉积p型层21、20、22，中间层20是由硅和锗的混合晶体制成的，所述混合晶体具有20％原子百分比的锗含量，并且在该示例中为所述混合晶体提供1×1018at/cm3至5×1019at/cm3的掺杂浓度。
在层20(稍后在其中形成基极区)两侧的任一侧上，沉积其它半导体层21、22，所述其它半导体层21、22用作转换层并且包含较低的掺杂浓度(例如在从1×1017at/cm3至1×1018at/cm3的范围内的)，为其它半导体层21、22所述选择20nm的厚度。随后，通过向外扩散以及过掺杂在转换层22中形成射极区。在该示例中，射极区和集电极区是由硅制成的。
在可选示例中，将要在STI区16、17之间形成的所述集电极区还可以是由称作漂移区的低掺杂部分以及作为衬底12边缘的高掺杂部分组成的。在该示例中将器件10的局部尺寸选择为充分等于1μm×10μm。为将要形成的射极区选择约1020at/cm3的掺杂浓度以及约10nm的厚度。
然后，例如在另一沉积结构(参见图2)中，沉积蚀刻停止层15。例如，可以将CVD(化学气相沉积)用作沉积技术。在该示例中，蚀刻停止层15是由二氧化硅制成的并且约10nm厚。通过光刻(photolithography)和蚀刻来将蚀刻停止层15构图。
如图3所示，在另一沉积结构中沉积另外的两层24、30，在该情况下所述另外的两层24、30分别是由多晶硅(层24)和氮化硅(层30)制成的，厚度分别为200nm和100nm。例如，原位(in situ)掺杂多晶硅层24。另一种可能性是，在沉积层24与30沉积之间进行离子注入，或在沉积了两层之后通过(相对薄的)电介质层30进行离子注入。然后还可以使用附加掩模(图中未示出)来定位注入。
首先，通过光刻和蚀刻(参见图4)在氮化硅层30中形成开口7，在此之后通过蚀刻(例如等离子蚀刻)将开口7加深直到蚀刻停止层15。
通过湿化学(各向同性)蚀刻工艺将蚀刻停止层15完全去除(参见图5)。为此，将(缓冲的或非缓冲的)氢氟酸(HF)用作为此目的的蚀刻剂。然后在开口7的两侧之一或两侧，在多晶硅的低结晶层24下面形成空腔8。在返回沉积结构之后，采用各向异性的方式为器件10提供沉积覆盖层(cover layer)6，这里所述覆盖层6是由二氧化硅制成的并且厚度为5nm。在该示例中使用HDP(高密度等离子)CVD二氧化硅层6。
随后，(参见图6)例如，通过选择性外延在空腔8中沉积包括单晶硅在内的高结晶层5。优选地，例如采用硼原子来掺杂所沉积的硅。这里所描述的构思(其中使用选择性外延)的优点是以下事实：与通过选择性外延制成固有基极轮廓(intrinsic base profile)的技术相比，在这里所描述的情况下对选择性外延工艺的要求没那么苛刻。这使得对选择性外延的使用更为容易。
在此之后，(参见图7)通过选择性蚀刻将覆盖层6去除，同时使用诸如缓冲的HF溶液之类的蚀刻剂。那么简单地并且选择性地去除了甚至位于器件10的上部表面以及紧靠(against)开口7壁的覆盖层6部分。
在此之后，(参见图8)形成紧靠开口7壁的隔离物4，这里所述隔离物4是由例如约10nm厚的二氧化硅区41以及50nm至100nm厚的氮化硅区42组成的。这是通过以下方式来进行的：均匀地沉积材料层，然后通过诸如RIE(反应离子蚀刻)之类的各向异性工艺来蚀刻其水平部分。然后，利用n型多晶硅层1A来填充开口7的剩余部分。该层是通过CVD沉积的。
通过对得到的结构进行热处理，在转换层22中的射极连接区1A中通过对n型杂质的向外扩散、通过局部过掺杂形成射极区1。那么该射极区位于在基极层中形成的基极区2以上。采用该热处理或另一个热处理，将还来自低结晶层24以及来自高结晶层5的杂质扩散在转换层22的边缘部分中。这些部分形成所谓的“非本征基极”或“基极连接区”的一部分。由于对所述(部分)区5、24、22的相对高掺杂以及由于完全没有电绝缘蚀刻停止层，所以该示例的器件10具有非常低的非本征基极电阻，从而具有非常好的高频特性。
最后，例如，由射极区1以及基极区2形成尚未包含在图中的、金属硅化物的接触开口以及连接导体。然后还为集电极区3提供连接导体，所述连接导体可以位于器件10的顶侧或下侧。在应用诸如切片或蚀刻之类的分离技术之后，能够得到分离的器件10。
图9至10示意性地并且以垂直于厚度方向的截面图的形式示出了根据本发明方法的第二实施例处于连续制造阶段的、包括双极晶体管在内的器件。第一制造步骤与参考图1至5采用第一示例所描述的那些步骤相同。
在该实施例的变体中(参见图9)，不采用选择性外延而是采用非选择性外延来沉积高结晶硅层5。这意味着，除了填充空腔8的高结晶硅层5以外，还在半导体本体11表面覆盖有电介质的部分(包括开口7的壁以及覆盖层6的顶部)上形成低结晶层50。
随后，如图10所示，以相对于高结晶硅层5的选择性方式将低结晶硅层50去除。然后，为此使用蚀刻技术/蚀刻剂，采用该蚀刻技术/蚀刻剂相对于单晶硅将多晶硅选择性地蚀刻。
然后，如参考图7至8采用第一示例所描述的，继续进行并且完成制造，其中将覆盖层6去除、形成隔离物以及形成射极区。
图11至13示意性地并且以垂直于厚度方向的截面图的形式示出了根据本发明方法的第三实施例处于连续制造阶段的、包括双极晶体管在内的器件。在该示例中，制造中的第一步骤与参考第一示例的图1至图4所描述的那些步骤相同。与第一示例的不同之处在于，低结晶半导体层24不是多晶层而是非晶硅(amorphous silicon)层24。
如采用在其中去除了蚀刻停止层5的第一示例，一旦形成了开口7(参见图11)，则还采用与第一示例中相同的方式将蚀刻停止层去除(参见图12)。将位于空腔以上的一部分非晶硅层24称作24A。
在此之后，(参见图13)例如，优选地借助于炉或灯在N2/H2氛围下以700摄氏度将器件热处理60秒。然后将非晶硅层24转换成多晶硅层24，其中，在其无高结晶半导体层部分24A进行粗糙化。因为在该示例中蚀刻停止层15的厚度以及从而空腔8的高度具有相对低的值10nm，所以所进行的粗糙化足够实现在(同时)多晶硅半导体层24(更具体地其部分24A)与空腔下面的半导体本体11表面之间的接触。
在随后对器件的热处理(例如优选地借助外延器件在H2气氛下以900摄氏度将器件热处理60秒)中，通过外延从多晶硅层24的部分24A形成高结晶硅层(该情况下是单晶硅层)5，所述硅层5填充空腔8。还可以使用(不一定是选择性的)一个或更多个各向同性和/或各向异性蚀刻技术的结合来得到期望的结果，所述期望的结果是填充有高结晶(硅)层5的空腔8。
如参考图8中的第一示例所描述的，继续进行并且完成制造，其中还形成隔离物以及射极区。这样，不沉积高结晶区5而是通过对层24的处理来形成高结晶区5。
由于它的简单性，在该第三示例中描述的方法非常适于以工业规模来实施的制造过程。
如以上提到的，图1至13的示例需要非常薄的空腔8，例如高度10nm或更小。这从而需要非常薄的牺牲(sacrificial)蚀刻停止氧化层15。实际上，采用这种薄氧化层难以维持可靠的厚度以及图案完整性。因此，一种改进是使用多层蚀刻停止结构。可以使用两层的叠层而不是仅仅使用氧化层，所述两层的叠层包括覆盖有与以下任一材料相同材料的氧化物：
-层24，即非晶硅层(尽管注意到该多层蚀刻停止层还可以用于多晶硅示例中，或者
-转换层22。
这提供了保护帽层(protective cap)，所述保护帽层确保在构图步骤期间以及随后在沉积层24之前所需要的预清洁期间，既不损坏也不去除非常薄的下面的氧化物。这些预清洁通常侵蚀氧化层(即，用于去除自然氧化物)，从而它们将侵蚀非常薄的氧化层并且损害厚度和/或图案完整性。硅帽层防止对形成具有精确尺寸的空腔8所需要的氧化层造成这种损坏。
在一个示例中，蚀刻停止层包括厚度10至50埃(1至5nm)的高温氧化层(HTO)，为所述高温氧化层帽层上50nm左右的多晶硅层。理想地，多晶硅层应该比20nm厚，以使能多晶硅层没有气孔(pinhole)然后该多晶硅层用于有效阻挡HF蚀刻剂(etchant)，所述HF蚀刻剂用于将层24中的开口7构图(如图4所示)。
可以使用等离子干法蚀刻来实施对蚀刻停止层的图案化，其中所述等离子干法蚀刻仅对帽层的(非晶或多晶)硅进行蚀刻。然后在蚀刻停止区域外部的剩余的下面氧化物不受保护，并且可以通过随后的HF构图或清洁将所述剩余的下面氧化物去除，其中所述HF构图或清洁是在沉积24层之前执行的。
在以上示例中，例如通过CVD来沉积蚀刻停止层15(或多层蚀刻停止叠层的氧化层)。在另一示例中，例如，可以通过在沉积多晶或非晶硅层24之前添加氧来使用氧化工艺。得到的原位氧化层形成典型地具有1-2nm的厚度。最终结果本质上与所沉积的氧化层相同。
等离子干法蚀刻需要在该薄层上停止，为此，例如，如在CMOS技术中将栅极多晶硅构图所需要的，高度选择性蚀刻化学是可用的。
如果氧化层足够薄使得它不提供绝缘阻挡层(insulating barrier)，则该方法能够完全避免对任何蚀刻停止构图的需要。仍然可以制作基极连接，硼掺杂能够穿透氧化层。
本发明不限于所提供的示例实施例，因为在本发明的范围内本领域技术人员可以进行许多变化和修改。例如，不仅可以在分立的半导体器件的制造中实现本发明，还可以在对诸如双极或BICMOS(双极互补金属氧化物半导体)IC(集成电路)之类的集成半导体器件的制造中有利地实现本发明。实际上，示例中所描述的对具有双极晶体管的器件的制造非常适用于(BICMOS)IC。
还观察到，可以使用通过应用LOCOS(对硅的局部氧化)技术得到的隔离区来代替STI隔离区。
还观察到，有利地，在所讨论的第三实施例中，可以将多晶硅层用于低结晶层。还是在这种情况下，可以实施两步骤热处理。
可以采用两个连续的步骤来进行两步骤热处理，还可以由另一步骤来打断所述两步骤热处理。例如，可以在去除蚀刻停止层之前已经对低结晶半导体层实施了一部分需要的热处理。
最后观察到，在第三实施例中硅锗材料还是用于高结晶半导体层。这是因为在这种情况下低结晶半导体层可以包含硅锗的混合晶体，以在空腔中局部形成高结晶硅锗区。因为不再必须以任何速率来蚀刻掉(etch away)硅锗，所以在根据本发明的方法的变体中消除了这个缺点。
Claims (22)
1.一种制造半导体器件(10)的方法，所述半导体器件(10)包括衬底(12)、硅半导体本体(11)以及双极晶体管，所述双极晶体管具有第一导电类型的射极区(1)、与第一导电类型相反的第二导电类型的基极区(2)、以及第一导电类型的集电极区(3)，该方法包括：
在半导体本体(11)的表面上沉积至少一个外延半导体层(20，21，22)，在所述半导体本体中将形成集电极区(3)，在外延半导体层中将形成基极区(2)，
在外延半导体层的顶部上形成蚀刻停止层(15)；
在蚀刻停止层上沉积硅低结晶半导体层(24)；
在硅低结晶半导体层(24)中形成基极区(2)的连接区；
在将要形成的射极区(1)的位置处、在硅低结晶半导体层(24)中提供开口(7)，所述开口(7)延伸至蚀刻停止层(15)，所述蚀刻停止层(15)的一部分覆盖开口(7)；
通过蚀刻去除蚀刻停止层(15)的相邻部分，从而在硅低结晶半导体层(24)下面、与开口(7)相邻并且相连接地创建空腔(8)；以及
在空腔(8)中形成高结晶半导体层(5)，
其特征在于，以这样的方式形成高结晶半导体层(5)：与开口(7)相邻的半导体本体(11)表面部分保持无高结晶半导体层(5)。
2.根据权利要求1所述的方法，其特征在于，为所述与开口(7)相邻并且将保持无高结晶半导体层(5)的半导体本体(11)表面部分提供覆盖层(6)，在此之后通过沉积工艺形成高结晶层(5)。
3.根据权利要求2所述的方法，其特征在于，通过外延来沉积高结晶半导体层(5)。
4.根据权利要求2或3所述的方法，其特征在于，通过选择性外延来沉积高结晶半导体层(5)。
5.根据权利要求2所述的方法，其特征在于，选择电介质材料作为覆盖层(6)的材料。
6.根据权利要求5所述的方法，其特征在于，选择二氧化硅作为覆盖层(6)的电介质材料。
7.根据权利要求1所述的方法，其特征在于，为了使与开口相邻的半导体本体(11)的表面部分保持无高结晶半导体层(5)，利用与空腔(8)相邻的硅低结晶半导体层(24)的一部分(24A)形成高结晶半导体层(5)。
8.根据权利要求7所述的方法，其特征在于，选择非晶半导体材料作为硅低结晶半导体层(24)的材料。
9.根据权利要求8所述的方法，其特征在于，首先将硅低结晶半导体层(24)的非晶材料转化成多晶材料，然后将多晶材料转化成高结晶半导体层(5)。
10.根据权利要求7、8或9所述的方法，其特征在于，将蚀刻停止层(15)的厚度以及从而空腔(8)的高度选择得如此小，使得通过热处理能够使硅低结晶半导体层(24)的底部(24A)和与空腔相邻的半导体本体(11)的表面部分相接触。
11.根据权利要求1所述的方法，其特征在于，选择硅作为高结晶半导体层(5)的材料。
12.根据权利要求1所述的方法，其特征在于，将蚀刻停止层(15)沉积为图案。
13.根据权利要求12所述的方法，其特征在于，按照均匀的方式来沉积蚀刻停止层(15)，在此之后通过光刻和蚀刻来将所述蚀刻停止层(15)构图。
14.根据权利要求12所述的方法，其特征在于，将蚀刻停止层(15)沉积为氧化层和上覆硅层。
15.根据权利要求14所述的方法，其特征在于，氧化层具有小于10nm的厚度，硅层具有大于20nm的厚度。
16.根据权利要求14所述的方法，其特征在于，氧化层具有在1至5nm范围内的厚度，硅层具有大于20nm的厚度。
17.根据权利要求14至16中任一项所述的方法，其特征在于，所述构图包括使用等离子干法蚀刻仅对硅层构图。
18.根据权利要求1所述的方法，其特征在于，在形成高结晶半导体层(5)之后为所述开口(7)的壁提供隔离物(4)，在此之后在隔离物(4)之间形成射极区(1)。
19.根据权利要求1所述的方法，其特征在于，所述双极晶体管配置作为异质结晶体管。
20.根据权利要求1所述的方法，其中，所述蚀刻停止层是通过沉积形成的。
21.根据权利要求1所述的方法，其中，所述蚀刻停止层是通过将外延半导体层(20，21，22)氧化而形成的。
22.一种半导体器件(10)，所述半导体器件通过前述任一权利要求所述的方法得到。
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