CN101458442A - 布局、光掩模版的制作及图形化方法 - Google Patents
布局、光掩模版的制作及图形化方法 Download PDFInfo
- Publication number
- CN101458442A CN101458442A CNA2007100944573A CN200710094457A CN101458442A CN 101458442 A CN101458442 A CN 101458442A CN A2007100944573 A CNA2007100944573 A CN A2007100944573A CN 200710094457 A CN200710094457 A CN 200710094457A CN 101458442 A CN101458442 A CN 101458442A
- Authority
- CN
- China
- Prior art keywords
- pattern
- critical dimension
- main
- layout
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
一种布局方法，包括：将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。本发明还提供光掩模版制作和图形化方法。本发明转移至晶圆上的不同密集度区域的相同线路图形临界尺寸一致。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及布局、光掩模版的制作及图形化方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展；而半导体芯片的集成度越高，则半导体器件的临界尺寸(CD，Critical Dimension)越小。
然而，由于受到曝光机台(optical exposure tool)的分辨率极限(resolutionlimit)的影响，在对光掩模版上的高密度排列的掩模版线路图形进行曝光工艺时，很容易产生光学近距效应(OPE，optical proximity effect)，例如直角转角圆形化(right-angled corner rounded)、直线末端紧缩(line end shortened)以及直线线宽增加/缩减(line width increase/decrease)等都是常见的光学近距效应所导致的掩模版图形转移到晶圆上的缺陷。
美国专利US6042973揭露在光掩模版上的多个掩模版线路图形边缘分别形成近似圆形的次解析栅栏(sub-resolution grating)，因此当该掩模版线路图形转移至晶圆时，该线路图形边缘的分辨率可以提高，然而该次解析栅栏并无法避免该线路图形转移时发生光学近距效应。因此，为了避免上述光学近距效应造成掩模版线路图形转移失真，而无法将线路图形正确地转移至晶圆上，现行的半导体工艺均是先利用计算机系统来对该线路图形的布局线路图形进行光学近距修正(OPC，Optical Proximity Correction)，以消除光学近距效应，然后再依据修正过的布局线路图形制作掩模版线路图形，形成于光掩模版上。因此，光学近距修正的基本原理就是对于布局线路图形进行预先的修正，使得修正量正好能够补偿光学近距效应造成的缺陷，从而经过光学近距修正而形成的掩模版线路图形转移到晶圆上后，就能达到曝光工艺的要求。
然而，现有光学近距修正模型只能对有限范围(1微米～2微米)的光线交互影响进行修正，然而在使用微影(lithography)技术将光掩模版上的掩模版线路图形转移至晶圆的光刻胶膜上时，曝光过程中的光斑效应(flare effect)对光刻系统的成像质量影响也变得越来越突出，光斑效应的影响范围大于10微米，且光斑效应会导致不同器件密集度区域的相同线路图形的临界尺寸一致性降低。其中，在器件稀疏区及器件孤立区受光斑效应的影响大，在器件密集区受光斑效应的影响小，因此器件稀疏区及器件孤立区的线路图形临界尺寸比器件密集区同类型的线路图形临界尺寸小。
如图1和图2所示，将两个相同掩模版线路图形12、22放置于同一个光掩模版上，其中图1中的掩模版线路图形12位于器件密集区10，而图2中的掩模版线路图形22位于器件孤立区20，在将光掩模版上的掩模版线路图形12与掩模版线路图形22转移至晶圆光刻胶膜上后，由于在曝光过程中器件孤立区20的掩模版线路图形22受光斑效应影响大，最终在器件孤立区形成于晶圆光刻胶膜上的线路图形24的临界尺寸为94纳米，而在器件密集区的晶圆光刻胶膜上的线路图形14的临界尺寸为96纳米，器件孤立区的线路图形与器件密集区的线路图形的临界尺寸相差2纳米。
根据晶圆上半导体器件的密集度可分为器件密集区、器件稀疏区和器件孤立区，在光刻工艺中，由于光斑效应对不同区域的线路图形的影响不一致，造成相同线路图形转移至晶圆光刻胶膜上以后，在不同区域的线路图形临界尺寸也不一致，最大相差可达2纳米～3纳米，从而影响了半导体器件的成像质量。
发明内容
本发明解决的问题是提供一种布局、光掩模版制作及图形化方法，防止器件密集度不同区域的相同电路图形临界尺寸不一致。
为解决上述问题，本发明提供一种布局方法，包括：将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。
可选的，所述掩模版主要图形的临界尺寸为1微米～3微米。
可选的，所述掩模版虚拟图形的临界尺寸为8微米～12微米。
可选的，所述最密集区的密集度为90％～95％。
本发明提供一种光掩模版的制作方法，包括：将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量；将修正后的布局线路图形转移至光掩模版上，形成掩模版线路图形。
可选的，所述掩模版主要图形的临界尺寸为1微米～3微米。
可选的，所述掩模版虚拟图形的临界尺寸为8微米～12微米。
可选的，所述最密集区的密集度为90％～95％。
本发明提供一种图形化方法，包括：将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量；将修正后的布局线路图形转移至光掩模版上，形成掩模版线路图形；将掩模版线路图形转移至晶圆光刻胶膜上，形成光刻胶线路图形，所述各区域的光刻胶线路图形临界尺寸一致。
可选的，所述掩模版主要图形的临界尺寸为1微米～3微米。
可选的，所述掩模版虚拟图形的临界尺寸为8微米～12微米。
可选的，所述最密集区的密集度为90％～95％。
与现有技术相比，上述方案具有以下优点：将光掩模版分成图形密集度不同的若干区域；将光掩模版上的各区域的图形转移至控片的光刻胶膜上；测量各区域的光刻胶主要图形的临界尺寸，以最密集区的主要图形的临界尺寸为目标尺寸，将其它区域的主要图形临界尺寸与之相减，得到差值；增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为差值量。最后转移至晶圆上的不同密集度区域的相同线路图形的临界尺寸一致，提高了半导体器件的成像质量。
附图说明
图1是现有将光掩模版上器件密集区的掩模版线路图形及转移至晶圆光刻胶膜上线路图形的示意图；
图2是现有将光掩模版上器件孤立区的掩模版线路图形及转移至晶圆光刻胶膜上线路图形的示意图；
图3是本发明降低降光斑效应的布局的具体实施方式流程图；
图4至图7是本发明降低降光斑效应的布局的实施例示意图；
图8是本发明制作光掩模版的具体实施方式流程图；
图9是本发明图形化的具体实施方式流程图。
具体实施方式
根据晶圆上半导体器件的密度可分为器件密集区、器件半密集区和器件孤立区，器件密集区的线路图形间的距离等于1CD，器件半密集区的线路图形间的距离大于1CD且小于等于3CD，器件孤立区的线路图形间的距离大于3CD。
本发明将光掩模版分成图形密集度不同的若干区域；将光掩模版上的各区域的图形转移至控片的光刻胶膜上；测量各区域的光刻胶主要图形的临界尺寸，以最密集区的主要图形的临界尺寸为目标尺寸，将其它区域的主要图形临界尺寸与之相减，得到差值；增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为差值量。最后转移至晶圆光刻胶膜上的不同密集度区域的相同线路图形的临界尺寸一致，提高了半导体器件的成像质量。
下面结合附图和较佳实施例对本发明的具体实施方式做详细的说明。
图3是本发明降低降光斑效应的布局的具体实施方式流程图。如图3所示，执行步骤S101，将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；执行步骤S102，将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；执行步骤S103，测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；执行步骤S104，在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。
在所定义的区域内，确定任一图形为掩模版主要图形，将分布其四周的图形作为掩模版虚拟图形。
图4至图7是本发明降低降光斑效应的布局的实施例示意图。如图4所示，首先，在布局软件100中，形成完全相同的第一布局主要图形114、第二布局主要图形124、第三布局主要图形134、第四布局主要图形144......第N-1布局主要图形154、第N布局主要图形164；在第一布局主要图形114四周形成若干第一布局虚拟图形112，构成第一布局区110，所述第一布局主要图形114与第一布局虚拟图形112的距离为8微米～10微米，且第一布局虚拟图形112的总面积占第一布局区110总面积为90％时，则图形之间的密集度为90％；在第二布局主要图形124四周形成与第二布局主要图形124的距离为10微米～15微米的第二布局虚拟图形122，构成第二布局区120，且第二布局虚拟图形122的总面积占第二布局区120总面积为80％，此时图形之间的密集度为80％；在第三布局主要图形134四周形成与第三布局主要图形134的距离为15微米～20微米的第三布局虚拟图形132，构成第三布局区130，且第三布局虚拟图形132的总面积占第三布局区130总面积为70％，使图形之间的密集度为70％；在第四布局主要图形144四周形成与第四布局主要图形144的距离为20微米～25微米的第四布局虚拟图形142，构成第四布局区140，且第四布局虚拟图形142的总面积占第四布局区140总面积为60％，使图形之间的密集度为60％......在第N-1布局主要图形154四周形成与第N-1布局主要图形154的距离为50微米～80微米的第N-1布局虚拟图形152，构成第N-1布局区150，且第四布局虚拟图形152的总面积占第四布局区150总面积为10％，使图形之间的密集度为10％；第N布局主要图形164单独构成第N布局区160，图形之间的密集度为0％～5％。
如图5所示，以光学直写、投影式电子束直写或扫描电镜(SEM)直写等方式将图4中的第一布局主要图形114及第一布局虚拟图形112，第二布局主要图形124及第二布局虚拟图形122，第三布局主要图形134及第三布局虚拟图形132，第四布局主要图形144及第四布局虚拟图形142......第N-1布局主要图形154及第N-1布局虚拟图形152，第N布局主要图形164转移至同一光掩模版200上，形成第一掩模版主要图形214与第一掩模版虚拟图形212构成的掩模版图形密集度为90％的第一掩模版区域210、第二掩模版主要图形224与第二掩模版虚拟图形222构成的掩模版图形密集度为80％的第二掩模版区域220、第三掩模版主要图形234与第三掩模版虚拟图形232构成的掩模版图形密集度为70％的第三掩模版区域230、第四掩模版主要图形244与第四掩模版虚拟图形242构成的掩模版图形密集度为60％的第四掩模版区域240......第N-1掩模版主要图形254与第N-1掩模版虚拟图形252构成的掩模版图形密集度为10％的第N-1掩模版区域250、第N掩模版主要图形264构成的掩模版图形密集度为0％～5％的第N掩模版区域260。
如图6所示，将图5中的光掩模版200放入光刻装置中，将光掩模版200上第一掩模版区域210、第二掩模版区域220、第三掩模版区域230、第四掩模版区域240......第N-1掩模版区域250、第N掩模版区域260中的掩模版主要图形和掩模版虚拟图形转移至控片300的光刻胶层上，经过曝光显影工艺，形成位于图形密集度为90％的第一区域310中的第一主要图形314及第一虚拟图形312，位于图形密集度为80％的第二区域320中的第二主要图形324和第二虚拟图形322，位于图形密集度为70％的第三区域330中的第三主要图形334和第三虚拟图形332，位于图形密集度为60％的第四区域340中第四主要图形344和第四虚拟图形342......位于图形密集度为10％的第N-1区域350中的第N-1主要图形354和第N-1虚拟图形352，位于图形密集度为0％～5％的第N区域360中的第N主要图形364和第N虚拟图形362。测量第一主要图形314、第二主要图形324、第三主要图形334、第四主要图形344......第N-1主要图形354、第N主要图形364的临界尺寸；以图形密集度为90％的第一区域310中的第一主要图形314的临界尺寸为目标尺寸，将第二主要图形324的临界尺寸与第一主要图形314的临界尺寸进行相减，得到第一差值；将第三主要图形334的临界尺寸与第一主要图形314的临界尺寸进行相减，得到第二差值；将第四方要图形344的临界尺寸与第一主要图形314的临界尺寸进行相减，得到第三差值......将第N-1主要图形354的临界尺寸与第一主要314图形的临界尺寸进行相减，得到第N-2差值；将第N主要图形364的临界尺寸与第一主要图形314的临界尺寸进行相减，得到第N-1差值。
如图7所示，确定器件布局图形的密集度，器件布局图形密集度为90％区域400中的器件布局图形404的临界尺寸不变，为目标尺寸；将器件布局图形密集度为80％区域410中的器件布局图形414的临界尺寸增大，其增加量为第一差值412；将器件布局图形密集度为70％区域420中的器件布局图形424的临界尺寸增大，其增加量为第二差值422；将器件布局图形密集度为60％区域430中的器件布局图形434的临界尺寸增大，其增加量为第三差值432......将器件布局图形密集度为10％区域440中的器件布局图形444的临界尺寸增大，其增加量为第N-2差值442；将器件布局图形密集度为0％～5％区域450中的器件布局图形454的临界尺寸增大，其增加量为第N-1差值452。
图8是本发明制作光掩模版的具体实施方式流程图。如图8所示，执行步骤S201，将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；执行步骤S202，将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；执行步骤S203，测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；执行步骤S204，在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量；执行步骤S205，将修正后的布局线路图形转移至光掩模版上，形成掩模版线路图形。
在执行步骤205中，用电子束写入装置或激光束写入装置将图7中的器件布局图形密集度为90％区域400中的器件布局图形404以及经过修正的器件布局图形密集度为80％区域410中的器件布局图形414、器件布局图形密集度为70％区域420中的器件布局图形424、器件布局图形密集度为60％区域430中的器件布局图形434......器件布局图形密集度为10％区域440中的器件布局图形444、器件布局图形密集度为0％～5％区域450中的器件布局图形454转移至光掩模版上，形成器件掩模版图形。
图9是本发明图形化的具体实施方式流程图。如图9所示，执行步骤S301，将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；执行步骤S302，将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；执行步骤S303，测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；执行步骤S304，在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量；执行步骤S305，将修正后的布局线路图形转移至光掩模版上，形成掩模版线路图形；执行步骤S306，将掩模版线路图形转移至晶圆上，形成线路图形，所述各区域的线路图形临界尺寸一致。
在执行步骤S306中，在曝光机台中，将光掩模版上器件掩模版图形转移至晶圆的光刻胶膜上，经过曝光显影工艺，形成器件图形。由于光学临近效应，转移至光刻胶膜上的器件图形的临界尺寸比器件掩模版图形的临界尺寸小，但是在不同器件密集度区的相同器件的临界尺寸一致。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (12)
1.一种布局方法，其特征在于，包括：
将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；
将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；
测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；
在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量。
2.根据权利要求1所述布局方法，其特征在于，所述掩模版主要图形的临界尺寸为1微米～3微米。
3.根据权利要求1所述布局方法，其特征在于，所述掩模版虚拟图形的临界尺寸为8微米～12微米。
4.根据权利要求1所述布局方法，其特征在于，所述最密集区的密集度为90％～95％。
5.一种光掩模版的制作方法，其特征在于，包括：
将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；
将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；
测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；
在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量；
将修正后的布局线路图形转移至光掩模版上，形成掩模版线路图形。
6.根据权利要求5所述光掩模版的制作方法，其特征在于，所述掩模版主要图形的临界尺寸为1微米～3微米。
7.根据权利要求5所述光掩模版的制作方法，其特征在于，所述掩模版虚拟图形的临界尺寸为8微米～12微米。
8.根据权利要求5所述光掩模版的制作方法，其特征在于，所述最密集区的密集度为90％～95％。
9.一种图形化方法，其特征在于，包括：
将光掩模版分成若干区域，所述每个区域包含掩模版主要图形和掩模版虚拟图形，其中各区域的图形密集度不同；
将光掩模版上的各区域的掩模版主要图形和掩模版虚拟图形转移至控片上，形成控片主要图形和控片虚拟图形；
测量各区域的控片主要图形的临界尺寸，以最密集区的控片主要图形的临界尺寸为目标尺寸，将其它区域的控片主要图形临界尺寸与之相减，得到对应的差值量；
在后续修正转移至晶圆上的布局线路图形时，增大非最密集区的布局线路图形的临界尺寸，形成修正后布局线路图形，增大量为所述差值量；
将修正后的布局线路图形转移至光掩模版上，形成掩模版线路图形；
将掩模版线路图形转移至晶圆上，形成线路图形，所述各区域的线路图形临界尺寸一致。
10.根据权利要求9所述图形化方法，其特征在于，所述掩模版主要图形的临界尺寸为1微米～3微米。
11.根据权利要求9所述图形化方法，其特征在于，所述掩模版虚拟图形的临界尺寸为8微米～12微米。
12.根据权利要求9所述图形化方法，其特征在于，所述最密集区的密集度为90％～95％。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100944573A CN101458442B (zh) | 2007-12-13 | 2007-12-13 | 布局、光掩模版的制作及图形化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100944573A CN101458442B (zh) | 2007-12-13 | 2007-12-13 | 布局、光掩模版的制作及图形化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101458442A true CN101458442A (zh) | 2009-06-17 |
| CN101458442B CN101458442B (zh) | 2011-05-11 |
Family
ID=40769388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100944573A Active CN101458442B (zh) | 2007-12-13 | 2007-12-13 | 布局、光掩模版的制作及图形化方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101458442B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446902A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种集成尺寸量测和套刻精度检测的图形结构及检测方法 |
| CN102479687A (zh) * | 2010-11-22 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 提高后层曝光工艺宽容度的方法 |
| CN102109757B (zh) * | 2009-12-29 | 2012-11-21 | 富葵精密组件(深圳)有限公司 | 底片、底片设计方法及使用该底片制作的电路基板 |
| CN104008984A (zh) * | 2013-02-21 | 2014-08-27 | 旺宏电子股份有限公司 | 侦测半导体装置的方法及系统、半导体装置及其制造方法 |
| CN104752319A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 导电孔阵列图形的形成方法 |
| CN105334706A (zh) * | 2015-11-19 | 2016-02-17 | 黄石沪士电子有限公司 | 一种基于样板治具薄膜对曝光治具薄膜的检测方法 |
| CN106165078A (zh) * | 2014-03-25 | 2016-11-23 | 科磊股份有限公司 | Δ裸片及δ数据库检验 |
| CN106227914A (zh) * | 2016-07-07 | 2016-12-14 | 北京芯愿景软件有限公司 | 一种电路图布局的方法、装置及电子设备 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653990B1 (ko) * | 2004-12-29 | 2006-12-05 | 주식회사 하이닉스반도체 | 포토마스크 데이터베이스 패턴의 불량 검사 방법 |
| US7501212B2 (en) * | 2005-01-05 | 2009-03-10 | International Business Machines Corporation | Method for generating design rules for a lithographic mask design that includes long range flare effects |
| US7687211B2 (en) * | 2005-04-08 | 2010-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for photolithography in semiconductor manufacturing |
-
2007
- 2007-12-13 CN CN2007100944573A patent/CN101458442B/zh active Active
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102109757B (zh) * | 2009-12-29 | 2012-11-21 | 富葵精密组件(深圳)有限公司 | 底片、底片设计方法及使用该底片制作的电路基板 |
| CN102479687A (zh) * | 2010-11-22 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 提高后层曝光工艺宽容度的方法 |
| CN102479687B (zh) * | 2010-11-22 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 提高后层曝光工艺宽容度的方法 |
| CN102446902A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种集成尺寸量测和套刻精度检测的图形结构及检测方法 |
| CN102446902B (zh) * | 2011-09-08 | 2015-06-17 | 上海华力微电子有限公司 | 一种集成尺寸量测和套刻精度检测的图形结构及检测方法 |
| CN104008984A (zh) * | 2013-02-21 | 2014-08-27 | 旺宏电子股份有限公司 | 侦测半导体装置的方法及系统、半导体装置及其制造方法 |
| CN104752319A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 导电孔阵列图形的形成方法 |
| CN104752319B (zh) * | 2013-12-27 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 导电孔阵列图形的形成方法 |
| CN106165078A (zh) * | 2014-03-25 | 2016-11-23 | 科磊股份有限公司 | Δ裸片及δ数据库检验 |
| CN106165078B (zh) * | 2014-03-25 | 2019-08-30 | 科磊股份有限公司 | Δ裸片及δ数据库检验 |
| CN105334706A (zh) * | 2015-11-19 | 2016-02-17 | 黄石沪士电子有限公司 | 一种基于样板治具薄膜对曝光治具薄膜的检测方法 |
| CN105334706B (zh) * | 2015-11-19 | 2017-12-19 | 黄石沪士电子有限公司 | 一种基于样板治具薄膜对曝光治具薄膜的检测方法 |
| CN106227914A (zh) * | 2016-07-07 | 2016-12-14 | 北京芯愿景软件有限公司 | 一种电路图布局的方法、装置及电子设备 |
| CN106227914B (zh) * | 2016-07-07 | 2020-05-19 | 北京芯愿景软件有限公司 | 一种电路图布局的方法、装置及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101458442B (zh) | 2011-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101458442B (zh) | 布局、光掩模版的制作及图形化方法 | |
| US7063923B2 (en) | Optical proximity correction method | |
| US20040194050A1 (en) | Optical proximity correction method | |
| CN101458446A (zh) | 光学临近修正、光掩模版制作及图形化方法 | |
| CN101458443A (zh) | 光掩模版及其制作方法、图形化的方法 | |
| CN100561340C (zh) | 光学近距修正的方法 | |
| JP2002323748A (ja) | マスクおよびその形成方法 | |
| US6571383B1 (en) | Semiconductor device fabrication using a photomask designed using modeling and empirical testing | |
| US7818711B2 (en) | System and method for making photomasks | |
| CN102156382A (zh) | 光学邻近修正的判断方法 | |
| CN101750879B (zh) | 曝光掩模及使用该曝光掩模来制造半导体器件的方法 | |
| JPH11202470A (ja) | マスク製造のための近接効果補正方法 | |
| TWI753152B (zh) | 光罩以及形成圖案的方法 | |
| US6638664B2 (en) | Optical mask correction method | |
| US8048592B2 (en) | Photomask | |
| JP2007123342A (ja) | 半導体装置の製造方法。 | |
| JP2003248296A (ja) | 露光マスクおよびその製造方法、ならびに転写パターンの形成方法 | |
| US20070281218A1 (en) | Dummy Phase Shapes To Reduce Sensitivity Of Critical Gates To Regions Of High Pattern Density | |
| US6521543B2 (en) | Multiple exposure method | |
| JP5810642B2 (ja) | マスクデータ生成方法及びそれを用いたマスクの製造方法 | |
| US7581203B2 (en) | Method and apparatus for manufacturing multiple circuit patterns using a multiple project mask | |
| JP2009170839A (ja) | マスクパターンデータ作成方法および半導体装置の製造方法 | |
| KR100951744B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
| US7276316B2 (en) | Common second level frame exposure methods for making embedded attenuated phase shift masks | |
| TWI808908B (zh) | 光罩的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |