CN101447224B - 高速埋入式动态随机存取存储器的通用位线预充电时间的控制 - Google Patents

Abstract

本发明提供了一种操作存储器的方法，包含在存储器单元上执行写入操作及读取操作。写入操作包含：在通用位线(GBL)上开始第一通用位线预充电；以及在第一通用位线预充电开始后，启动一字线写入存储器单元，其中开始第一通用位线预充电以及启动字线的步骤具有第一时间间隔。读取操作包含：在通用位线上开始第二通用位线预充电；以及在第二通用位线预充电开始后，启动字线自存储器单元读取，其中开始第二通用位线预充电以及启动字线的步骤具有一第二时间间隔。第一时间间隔大于第二时间间隔。

Description

高速埋入式动态随机存取存储器的通用位线预充电时间的控制

相关申请

本申请要求以下申请的优先权：2007年11月30日申请的美国专利临时申请60/991,646、发明名称为“高速埋入式动态随机存取存储器的通用位线预充电时间的控制”，其全部内容结合于此作为参考。

技术领域

本发明大体上涉及动态随机存取存储器(DRAM)，特别是，本发明涉及改善埋入式动态随机存取存储器(eDRAM)的写入速度。

背景技术

由于埋入式动态随机存取存储器(eDRAM)在高速应用(例如计算单元(CPU))上的改良效能，因而被广泛地使用。

在埋入式动态随机存取存储器电路中，本地位线连接至埋入式动态随机存取存储器单元及通用位线，其进一步地连接至控制电路。通过通用位线及连接的本地位线，可执行写入操作，以写入至埋入式动态随机存取存储器单元。本地位线一般包含两条线，其通常具有相反的相位，即BL及ZBL。通用位线一般也包含两条线，其通常也具有相反的相位，即GBL及ZGBL。

优选地，在埋入式动态随机存取存储器单元的写入操作中，通用位线预充电至理想的电压级。当预充电完成后，连接至埋入式动态随机存取存储器单元的字线启动开始写入至埋入式动态随机存取存储器单元。在写入操作之后，通用位线需要再次预充电，以便执行下次的写入操作。两个连续的写入操作称作背向(back-to-back)写入操作。当背向写入操作在高频下作用时将产生问题：可能没有足够的时间让通用位线预充电，因为能够预充电的时间太短了。最差的情况下，虽然可通过早点开始预充电而拉长预充电时间，但这样的动作对读取操作将有不利的影响，因为读取操作的对应预充电最好晚点开始。

图1示出了从一传统埋入式动态随机存取存储器电路所获得的波形。通用位线预充电启动信号20启动预充电(上升缘20)。预充电导致通用位线GBL的电压(线6)上升，以及通用位线ZGBL的电压(线8)下降。然而，在通用位线ZGBL可下降至接地等级(OV)前，字线电压(线2)的上升缘3已经启动写入(在时间T)。因此，没有足够的时间来完成预充电。在此情况中，通用位线预充电启动信号20用以启动读取及写入操作两者的通用位线预充电。因此，不论接下来的操作是读取还是写入操作，预充电的时间是一样的。

未完成的预充电将对本地位线有不利的影响。优选的情况为，当本地位线BL及ZBL进入电荷分享阶段时，通用位线为完全地充电，举例来说，通用位线ZGBL实质上到达接地电压，同时通用位线GBL具有实质上到达操作电压VDD的一电压。然而，不足的预充电时间将造成本地位线(线10指示本地位线BL的电压，而线12指示本地位线BLB的电压)在通用位线ZGBL完全接地之前开始共享电荷(区域14)。因此，在本地位线BL及BLB上的信号将受到不利的影响。

因此，在此技术领域中需要一种用以完全预充电通用位线的方法，以改善写入操作，同时不会造成读取操作的退化。

发明内容

根据本发明的一方面，提供了一种操作一存储器的方法，包含在存储器单元上执行写入操作及读取操作。写入操作包含：在一通用位线(GBL)上开始一第一通用位线预充电；以及在第一通用位线预充电开始后，启动一字线写入存储器单元，其中开始第一通用位线预充电以及启动字线写入的步骤具有第一时间间隔。读取操作包含：在通用位线上开始第二通用位线预充电；以及在第二通用位线预充电开始后，启动字线自存储器单元读取，其中开始第二通用位线预充电以及启动字线读取的步骤具有第二时间间隔。第一时间间隔大于第二时间间隔。

根据本发明的另一方面，提供了一种操作存储器的方法，包含：针对写入操作而在存储器的第一节点上产生通用位线(GBL)预充电信号(GEQ_write信号)；以及针对一读取操作而在存储器的第二节点上产生一通用位线预充电信号(GEQ_read信号)，其中第二节点与第一节点不同。第二节点没有承载GEQ_write信号。

根据本发明的再一方面，提供了一种操作存储器的方法，包含：在存储器的第一节点上产生GEQ_write信号；施加GEQ_write信号至存储器，以开始第一通用位线预充电至通用位线；写入至由通用位线控制的存储器单元，其中开始第一通用位线预充电以及写入至存储器单元的步骤具有第一时间间隔；在存储器的第二节点上产生GEQ_read信号，其中第二节点与第一节点不同；施加GEQ_read信号至存储器，以开始第二通用位线预充电；以及自存储器单元读取，其中开始第二通用位线预充电以及自存储器单元读取的步骤具有小于第一时间间隔的第二时间间隔。

根据本发明的又一方面，提供了一种存储器电路，包含通用位线(GBL)预充电信号发生器，其包含输出GEQ_write信号的第一输出节点，以及输出GEQ_read信号的第二输出节点，其中第二输出节点没有输出GEQ_write信号。

根据本发明的又一方面，提供了一种存储器电路，包含：本地位线(LBL)；通用位线(GBL)；耦合至本地位线及通用位线的多路复用器(MUX)；以及多路复用器信号发生器。多路复用器信号发生器包含：耦合至写入启动信号节点的第一输入节点；耦合至本地感测激活启动信号节点的第二输入节点；以及耦合至多路复用器的输出节点。

根据本发明的又一方面，提供了一种存储器电路，包含：第一及第二本地位线(LBL)；第一及一第二通用位线(GBL)；将第一本地位线耦合至第一通用位线并且将第二本地位线耦合至第二通用位线的多路复用器(MUX)；以及通用位线预充电信号发生器，其包含：输出GEQ_write信号的第一输出节点；输出GEQ_read信号的第二输出节点；以及输出写入启动信号的第三输出节点。存储器电路还包含多路复用器信号发生器，其包含：耦合至通用位线预充电信号发生器的第三节点的第一输入节点；耦合至本地感测激活启动信号节点的第二输入节点；以及耦合至多路复用器的输出节点。存储器电路还包含或非门，其包含：耦合至通用位线预充电信号发生器的第一输出节点的第一输入；耦合至通用位线预充电信号发生器的第二输出节点的第二输入；以及耦合至平衡电路的输出，其中平衡电路耦合在第一与第二通用位线之间。

本发明实施例的有利特征包含改善的写入速度以及改善的存储器电路可靠度。

附图说明

为了对本发明及其优势有更完整的了解，参考以下描述并结合附图，其中：

图1示出了传统存储器电路中的写入操作的波形；

图2示出了本发明一实施例的方块图；

图3示出了存储器电路中的写入及读取操作的波形；

图4示出了一示例性的多路复用器启动信号发生器；以及

图5示出了一示例性的通用位线预充电信号发生器。

具体实施方式

本发明优选实施例的制造及使用将详细讨论于下。然而，应了解，本发明提供了许多可实施的发明概念，其可在各种特定上下文中具体化。所讨论的特定实施例仅说明制造及使用本发明的特定方法，并非限制本发明的范畴。

本发明实施例将针对埋入式动态随机存取存储器(eDRAM)而讨论于下，部分原因是埋入式动态随机存取存储器通常在非常高的频率下操作，因此需要具有非常高的写入及读取速度。然而，本发明实施例所提供的教导也可用于其它类型的动态随机存取存储器。

图2示出了本发明一实施例，其包含埋入式动态随机存取存储器10的一部分。在此实施例中，只显示了一对本地位线BL(也称作LBL)及ZBL(也称作BL或LZBL)、以及一对通用位线GBL及ZGBL(也称作GBL)，其中本地位线BL及ZBL彼此互补，而通用位线GBL及ZGBL彼此互补。本领域技术人员将了解到，存储器一般包含多个本地位线及多个通用位线。

承载于多路复用器(MUX)启动/停用线(或节点)ZSSL上的多路复用器启动(或停用)信号用以通过多路复用器(也称作MUX)来连接或分离位线BL及GBL、以及连接或分离位线ZBL及ZGBL。在示例性实施例中，多路复用器包含一对通过栅极晶体管，且由节点SEL及ZSEL上的电压来控制。当节点SEL上的电压低且ZSEL上的电压高时，MUX将切断连接。示出了包含晶体管及电容的埋入式动态随机存取存储器单元40，以象征存储器10中的存储器单元。然而，应了解，存储器单元可具有与埋入式动态随机存取存储器单元40不同的结构及不同连接。优选地，存储器10包含以列及行方式排列的存储器单元阵列。举例来说，在每一存储器单元中的晶体管可具有连接至其中一本地位线(像是ZBL)的源极。晶体管的栅极连接至字线WL。

多路复用器启动/停用线ZSSL上的多路复用器停用/启动信号由多任务启动信号发生器产生，其具有接收本地感测启动信号的输入节点SN以及接收写入启动信号的输入节点WEBT。写入启动信号由通用位线预充电信号发生器产生，其用以产生多个启动(或停用)信号。在示例性实施例中，通用位线预充电信号发生器在节点WE上产生反相写入启动信号。接着，使用反相器以在节点WEBT上产生写入启动信号。

通用位线预充电信号发生器还在节点WGEQ上产生GEQ_write信号并且在节点RGEQ上产生GEQ_read信号。GEQ_write信号用以针对写入操作而预充电通用位线，而GEQ_read信号用以针对读取操作而预充电通用位线。优选地，GEQ_write信号及GEQ_read信号具有不同的频率。这与在传统存储器中不同，在传统存储器中，写入操作所用的通用预充电信号以及读取操作所用的通用预充电信号无法区分，因此通用位线启动信号的产生不需考虑后续操作是写入操作还是读取操作。此外，在传统存储器中，用于写入操作的通用预充电信号以及用于读取操作的通用预充电信号输出至相应产生电路的相同输出节点。

GEQ_read信号及GEQ_write信号结合以在节点GBLEQ上产生通用位线平衡启动(GBLEQ)信号，以启动通用位线GBL及ZGBL的平衡。平衡电路可由三个晶体管组成，且将通用位线GBL及ZGBL彼此连接并连接至接地。当GEQ_read信号及GEQ_write信号中的任一个升高时，节点GBLEQ上的电压将上升更高，因此通用位线GBL及ZGBL将短路至接地。此时，通用位线ZGBL开始预充电至接地。接着，节点GBLEQ上的电压降低，以切断短路路径，且输入/输出感测放大器(IOSA)及写入驱动器开始将通用位线GBL及ZGBL分别预充电至VDD及接地。

图3示出了图2所示电路的波形，其中顶部波形由写入操作获得，而底部波形由读取操作获得。为了清楚起见，线或节点上的电压使用与相应线或节点相同的名称来标记。举例来说，字线WL上的电压标示为WL，而多路复用器启动线ZSSL上的电压标示为ZSSL。节点RGEQ及WGEQ(参考图2)上的电压分别标示为GEQ_read及GEQ_write。参考顶部波形，需注意，在字线电压WL的上升缘50(此后称作字线启动信号)之前的一时间，GEQ_write电压的上升缘52(此后称作GEQ_write信号)已发生，以启动通用位线预充电。因此，通用位线ZGBL的电压级开始预充电至接地电压级。在点56处，通用位线ZGBL已经完全地预充电。另一方面，通用位线GBL的预充电在点58处结束。点56及58两者都比字线WL(点60)已经启动的时间早。因此，在此实施例中，通用位线GBL及ZGBL在写入开始前完全地充电。本地位线BL(LBL)及ZBL(LZBL)的波形也有显示。

虽然在图3所示的示例性实施例中，上述信号的上升缘为相应动作(像是多路复用器的停用以及字线WL的启动)的开始点，但本领域技术人员将了解到，若不同地设计存储器电路，也可使用下降缘。

底部波形由读取操作获得。请注意，顶部及底部波形中的字线电压WL互相对齐。当比较顶部及底部波形时，可注意到，相对于字线电压WL的各别上升缘50，GEQ_read电压的上升缘62(此后称作GEQ_read信号)发生在GEQ_write电压的上升缘52之后。在顶部波形中，GEQ_write电压的上升缘52及字线电压WL的上升缘50具有时间间隔T1。在底部波形中，GEQ_read电压的上升缘62及字线电压WL的上升缘50具有时间间隔T2。时间间隔T1优选地大于时间间隔T2。因此，GEQ_write信号可称作“早于”GEQ_read信号。时间间隔T1及时间间隔T2之间的差异称作时间差T。优选的时间差T取决于操作频率。时间差优选地大于存储器10所使用的时钟周期(例如约2.3ns)的百分之三十。在一示例性实施例中，若存储器10所使用的时钟为430MHz，则时间差T约为0.7纳秒或更大。优选地，相对于相应的字线启动信号，GEQ_read电压的上升缘62甚至发生在传统存储器中通用位线预充电信号的上升缘之后。在图3中，时间间隔T1及T2使用上升缘52及62的中间点作参考而量测。然而，也可使用其它点(例如字线WL完全启动的点)来计算时间间隔T1及T2，所得到的时间差T将不会受到影响。

应注意，存储器操作通常包含多个读取及写入循环。此外，在某些时间，对存储器单元的操作可只是写入操作或读取操作，而非两者。因此，在全部的描述中，当GEQ_write信号被称作早于GEQ_read信号时，并不表示GEQ_write信号实际在时间上早于GEQ_read信号。反之，每一GEQ_write及GEQ_read信号均与相同(读取或写入)操作的相应字线启动信号做比较。因此，GEQ_write信号被称作早于GEQ_read信号是表示时间间隔T1大于时间间隔T2。因外，当使用字线电压WL的字线启动信号(上升缘50)作为参考点时，上升缘50紧跟在相应的GEQ_write信号或GEQ_read信号之后，而其间没有其它上升缘。

回到图2，多路复用器需要在通用位线预充电开始前停用。因此，从本地位线BL及ZBL至通用位线ZBL及ZGBL的连接将切断。在图3中，多路复用器的停用开始于电压ZSSL的上升缘66(此后称作写入多路复用器停用信号)，且上升缘66的发生早于GEQ_write信号。此外，针对写入操作的电压ZSSL的上升缘66也早于针对读取操作的电压ZSSL的上升缘67(此后称作读取多路复用器停用信号)而发生，其中“早于”一词可使用相应的字线启动时间作为参考。

图4示出了一示例性性多任务启动信号发生器，用以在节点ZSSL上产生多路复用器启动/停用信号。多路复用器启动信号发生器具有两个输入节点：用以接收本地感测启动信号的输入节点SN；以及用以接收写入启动信号的输入节点WEBT。因此，在节点ZSSL处的多路复用器停用/启动信号的计时耦合至写入启动信号及本地传感器启动信号的计时。因此，可确保多路复用器在通用位线预充电开始前停用。因此，也可确保多路复用器针对写入操作而停用的时间早于针对读取操作的时间。

图5示出了如图2所示的示例性通用位线预充电信号发生器的电路图。在此电路中，GEQ_read信号以及GEQ_write信号分别产生，且分别输出至不同的输出节点RGEQ及WGEQ。优选地，GEQ_read信号以及GEQ_write信号具有不同的计时。更优选地，GEQ_write信号早于GEQ_read信号，如图3所示。通用位线预充电信号发生器还产生写入启动信号，其被多路复用器启动信号发生器使用，以控制多路复用器的操作(参考图2)。控制GEQ_read以及GEQ_write信号的计时，以符合输出节点WE上的写入启动信号的计时。

GEQ_read及GEQ_write信号的分隔具有几个有利的特征。首先，写入操作的通用位线预充电开始得早，预充电可较早结束。这不仅可改善相应存储器电路的可靠度，也使背向写入操作(表示一个写入操作紧接在另一个写入操作之后)的速度有可能增加。

第二，读取操作的通用位线预充电开始得晚，可有利地增加输入/输出感测范围。因为通用位线预充电在输入/输出感测之后，若通用位线预充电在输入/输出感测完全结束前开始，则后续的读取操作将受到不利的影响。因此，通过使GEQ_read的上升缘62(参考图3)在时间上比在传统存储器中晚，将增加输入/输出感测范围(其为输入/输出感测的结束时间与通用位线预充电的开始时间之间的时间差)。

虽然本发明及其优点已详细地描述，但应了解到，在不偏离由后附的权利要求所定义的本发明精神及范畴下，可做出各种变化、替代、及变更。此外，本申请的范畴并非限制于说明书所描述的制程、机器、制造、及物质、手段、方法及步骤的组成的特定实施例。本领域技术人员将从本发明的揭露而了解到，与在此所述的对应实施例实质上执行相同功能或实质上达到相同结果的制程、机器、制造、及物质、手段、方法及步骤的组成，不论其为现有技术或为将来发展的，皆可根据本发明而使用。因此，后附的权利要求的范畴应包含这类制程、机器、制造、及物质、手段、方法及步骤的组成。

符号说明

2 线                               3 上升缘

6 线                               8 线

10 埋入式动态随机存取存储器        12线

14 区域

20 通用位线预充电启动信号

40 埋入式动态随机存取存储器单元

50 上升缘                          52 上升缘

56 点                              58 点

60 点                              62 上升缘

66 上升缘                          67 上升缘。

Claims (5)

1.一种存储器电路，包含：

一通用位线(GBL)预充电信号发生器，其中所述通用位线预充电信号发生器包含：

一第一输出节点，针对一写入操作而输出一通用位线预充电信号GEQ_write信号；以及

一第二输出节点，针对一读取操作而输出一通用位线预充电信号GEQ_read信号，其中所述第二输出节点没有输出所述GEQ_write信号，且所述GEQ_write信号与所述GEQ_read信号具有不同的频率，

其中所述通用位线预充电信号发生器还包含一第三节点，用以输出一写入启动信号，

所述存储器电路还包含一多路复用器信号发生器，所述多路复用器信号发生器包含：

一第一输入，耦合至所述通用位线预充电信号发生器的所述第三节点；

一第二输入，耦合至一本地感测激活启动信号节点；以及

一输出，耦合至所述存储器的一多路复用器(MUX)，其中所述多路复用器控制一本地位线与一通用位线之间的连接。

2.根据权利要求1所述的存储器电路，其中所述多路复用器用以针对所述写入操作而输出一写入多路复用器停用信号以及针对所述读取操作而输出一读取多路复用器停用信号，且其中所述写入多路复用器停用信号在时间上比一第一相应字线启动信号早一第一时间间隔，所述读取多路复用器停用信号比一第二相应字线启动信号早一第二时间间隔，且其中所述第一时间间隔大于所述第二时间间隔。

3.根据权利要求1所述的存储器电路，其中所述GEQ_write信号比一第一相应字线启动信号早一第三时间间隔，所述GEQ_read信号比一第二相应字线启动信号早一第四时间间隔，其中所述第三时间间隔比所述第四时间间隔大一时间差。

4.根据权利要求3所述的存储器电路，其中所述时间差大于约0.7纳秒。

5.根据权利要求3所述的存储器电路，其中所述时间差大于所述存储器电路所使用的一时钟周期的约百分之三十。

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