CN101447225B - 改善内嵌式动态随机存取存储器速度的无干扰位线写入 - Google Patents

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Abstract

一种操作存储器电路的方法包括提供存储器电路。存储器电路包括一存储器胞；连接到存储器胞的一字线；连接到存储器胞的一第一局部位线与一第二局部位线；以及分别耦合到第一局部位线与第二局部位线的第一全域位线与第二全域位线。此方法进一步包括起始一均等化以使第一局部位线与第二局部位线的电压均等化；停止均等化；以及在起始均等化步骤以后与在停止均等化步骤以前，将数值从第一全域位线与第二全域位线写入到第一局部位线与第二局部位线。

Description

改善内嵌式动态随机存取存储器速度的无干扰位线写入
技术领域
本发明一般涉及一种动态随机存取存储器(DRAM)，且更特别涉及一种改善内嵌式动态随机存取存储器(eDRAM)的写入速度。
背景技术
内嵌式动态随机存取存储器(eDRAM)广泛地使用以改善它们在如计算单元(computing units，CPU)的高速应用中的性能。
在内嵌式动态随机存取存储器电路中，局部位线连接到内嵌式动态随机存取存储器胞与全域位线，其进一步连接到控制电路。经由全域位线与连接的局部位线，写入操作可被进行以写入到内嵌式动态随机存取存储器胞中。局部位线通常包括具有经常反相的两条线，亦即BL与BLB。全域位线亦包括具有经常反相的两条线，亦即GBL与GBLB。
传统上，在eDRAM胞的写入操作以前，均等化的实行缩小局部位线BL与BLB。在均等化完成以后，事先充电到全域位线GBL与GBLB上的数值被写入到局部位线BL与BLB。连接到eDRAM胞的字线随后被开启，以将局部位线的数值写到eDRAM胞中的电容器内。
图1显示从已知eDRAM电路得到的波形，其中“1”被写入于储存为“0”的eDRAM胞内。线20表示连接到eDRAM胞的字线上的电压。落下边缘22表示字线的开启。线24位于写入选择致能线上的电压，写入选择致能线的电压控制来自全域位线GBL与GBLB的局部位线BL与BLB的写入。线24的上升边缘26表示写入的开启。线28与30分别代表在局部位线BL与BLB上的电压。注意，在线24的上升边缘26发生以后，位线电压28在它翻转与上升以前先转向下(参考虚线圆32内的电压)。因而就此翻转动作而言，需要额外的时间。这是部分因为开启感应放大器与从全域位线到局部位线的数值写入同时(时间t’)发生。在此时，在位线BL上的电压仍低于位线BLB上的电压。位线BL与BLB上的电压于它们在正确方向(位线BL的电压高于位线BLB电压的方向)上被放大以前，会首先在错误方向上被放大。事实上，在此期间内，储存在存储器胞中的电压在它上升以前会先下降。
额外的电压翻转会造成两反效果。首先，局部位线BL与BLB被完全充电所需的时间会被拉长。这会不利地影响写入操作的速度。事实上，写入操作一般会比读取操作花费更多的时间，因而是eDRAM存储器的瓶颈。其次，局部位线BL与BLB在没有足够时间与/或余裕完全充电时，将会导致写入到存储器胞内的电压的下降。这常见于eDRAM存储器胞中的初始电压会比在读取操作以后的电压更低，其会造成存储器胞的重新写入。因此便需要能解决上述问题的新方法。
发明内容
根据本发明一方面，一种操作存储器电路的方法包括提供存储器电路。此存储器电路包括一存储器胞；连接到存储器胞的一字线；连接到存储器胞的一第一局部位线与一第二局部位线；以及分别耦合到第一局部位线与第二局部位线的一第一全域位线与一第二全域位线；此方法进一步包括起始一均等化以使第一局部位线与第二局部位线的电压均等化；停止均等化；以及在起始均等化步骤以后与在停止均等化步骤以前，将数值从第一全域位线与第二全域位线写入到第一局部位线与第二局部位线。
根据本发明另一方面，一种操作存储器电路的方法包括提供存储器电路，其包含：一存储器胞；连接到存储器胞的一字线；连接到存储器胞的一第一局部位线与一第二局部位线；以及分别耦合到第一局部位线与第二局部位线的一第一全域位线与一第二全域位线；此方法进一步包括将数值从第一全域位线与第二全域位线写入到第一局部位线与第二局部位线；以及在写入数值开始步骤以后致能字线。
根据本发明另一方面，一种操作存储器电路的方法包括提供存储器电路，包含：一存储器胞；一第一局部位线与一第二局部位线，连接到存储器胞；一第一全域位线与一第二全域位线；一多工器(MUX)，耦合于第一局部位线与第二局部位线以及第一全域位线与第二全域位线之间；以及一感应放大器，连接到第一局部位线与第二局部位线；此方法进一步包括起始一均等化，以将第一局部位线与第二局部位线的电压均等化；停止均等化；在起始均等化步骤以后与在停止均等化步骤以前，促动多工器以将数值从第一全域位线与第二全域位线写入到第一局部位线与第二局部位线；在停止均等化步骤以后，致能字线；在停止均等化步骤以后与在致能字线步骤以前的时间上，撤除多工器；以及在停止均等化步骤以后，致能感应放大器。
根据本发明再另一方面，一存储器电路，包含一存储器胞；一字线，连接到存储器胞；局部位线，连接到存储器胞，其中局部位线包含一第一局部位线与一第二局部位线；全域位线，包含一第一全域位线与一第二全域位线；一多工器，耦合于局部位线与全域位线之间，多工器用来于促动时连接局部位线与全域位线，且于撤除时切断局部位线与全域位线；一均等化电路，耦合于第一局部位线与第二局部位线之间，均等化电路用以均等化在第一局部位线与第二局部位线的电压；以及一信号产生器。此信号产生器用以产生一连串的信号，包含：一多工器促动信号，用于促动多工器；一均等化致能信号，用于致能均等化电路；以及一均等化失能信号，用于使均等化电路失能，其中多工器促动信号在时间上会比均等化致能信号更晚，且在时间上比均等化失能信号更早。
根据本发明再另一方面，一种存储器电路，包含：一存储器胞；局部位线，连接到存储器胞，其中局部位线包含一第一局部位线与一第二局部位线；全域位线，包含一第一全域位线与一第二全域位线；一感应放大器，连接到第一局部位线与第二局部位线；一多工器(MUX)，耦合于局部位线与全域位线之间，多工器用来于促动时连接局部位线与全域位线，且于撤除时切断局部位线与全域位线；一均等化电路，耦合于第一局部位线与第二局部位线之间，均等化电路用以均等化第一局部位线与第二局部位线的电压；以及一信号产生器此信号产生器用以产生一连串的信号，包含：一多工器促动信号，用于促动该多工器；一均等化致能信号，用于致能均等化电路；一均等化失能信号，用于使均等化电路失能，其中多工器促动信号在时间上比均等化致能信号更晚，并且在时间上比均等化失能信号更早；一字线致能信号，用于致能字线，其中字线致能信号在时间上比均等化失能信号更晚；一多工器撤除信号，在时间上比均等化失能信号更晚，且在时间上比字线致能信号更早；以及一感应放大器致能信号，在时间上比均等化失能信号更晚。
本发明实施例的优点特征包括增加写入操作中的速度，并且因为在最初写入操作中eDRAM胞电压的增加而改善可靠性。
附图说明
为了更完整地理解本发明与其优点，参照以下描叙并结合所附示意图，其中：
图1显示已知存储器电路的写入操作所得到的波形；
图2显示本发明实施例的概要电路图；以及
图3显示本发明实施例中的写入操作所得到的波形。
具体实施方式
本案优选实施例的制造与使用详细讨论如下。不过，应该理解的是，本发明提供许多可应用的发明概念，其可以宽广多样化的特定内容来具体化。所讨论的特定具体实施例仅仅说明进行与使用本发明的特定方式，并未限制本发明的范围。
本发明实施例参考内嵌式动态随机存取存储器(eDRAM)而讨论如下，部分原因为内嵌式动态随机存取存储器经常操作于非常高的频率，因此他们必须具有非常高的写入与读取速度。不过，本发明实施例所提供的教示可轻易地使用于其它形式的动态随机存取存储器。
图2显示包括一部分内嵌式动态随机存取存储器30的示范性电路的电路图。在该实施例中，只有显示一对局部位线BL与BLB(亦称为BL条)以及一对全域位线GBL与GBLB(亦称为GBL条)，其中局部位线BL与BLB彼此互补，且全域位线GBL与GBLB彼此互补。本领域技术人员将会了解一存储器基本上包括多条局部位线与多条全域位线。全域位线GBL与GBLB连接到一写入驱动器，以用来检验写入电流并用来设定于全域位线GBL与GBLB上的电压。
多工器(MUX)分别耦合于局部位线BL与BLB至全域性位线GBL与GBLB之间，且分别使用来连接或切断局部位线BL与BLB至全域性位线GBL与GBLB。在示范性实施例中，多工器包括一对传递栅极(闸极)晶体管(pass-gate transistor)32，且由(位线)写入选择致能线WSSL上的电压所控制。当写入选择致能线WSSL上的电压很高时，多工器会将局部位线BL与BLB分别连接到全域位线GBL与GBLB，如此全域位线GBL与GBLB上的数值可被写入于局部位线BL与BLB内。
包括晶体管与电容器的eDRAM胞42象征存储器30中的存储器胞。不过，要理解的是，eDRAM胞可具有不同于eDRAM胞42的结构，或可被不同地连接。优选地，存储器30包括存储器胞阵列，较佳地以多行与多列配置。在存储器胞42中的晶体管44具有例如一源极，其连接到其中一局部位线譬如BLB。晶体管44的栅极连接到字线WL。
均等化电路36连接于局部位线BL与BLB之间，并被使用来在其上进行均等化。在均等化期间内，位线均等化线BLEQ(因高电压)被开启，其依序开启晶体管38，因而使局部位线BL与BLB互连。由于局部位线BL与BLB之上的电压被均等化，故其连接会被视为均等化。
感应放大器40耦合于局部位线BL与BLB之间以及耦合于感应放大器选择线SP与SN之间。当施加高电压于感应放大器选择线SP上并施加低电压于感应放大器选择线SN上时，感应放大器40会被促动来放大在局部位线BL与BLB上的电压。
在本发明实施例中，在信号线上电压的时序紧密地耦合，其将在下面段落中被详细描述。信号产生器用来产生信号并且调整信号的时序。在本发明的实施例中，信号产生器耦合于写入选择致能线WSSL、位线均等化线BLEQ与字线WL。信号产生器可进一步耦合到感应放大器选择线SP与SN。本领域技术人员通过本发明的教示将能够理解信号产生器的实施。在示范性实施例中，信号产生器可采用在位线均等化线BLEQ上的电压与在字线WL上的电压为输入，以在WSSL上产生信号(也称为多工器促动/撤除信号)。可使用这种方式于产生信号于字线与位线均等化线的现存电路。在另一示范性实施例中，信号产生器可产生所有的电压/信号于位线均等化线BLEQ、感应放大器选择线SP与SN、写入选择致能线WSSL、字线WL与类似物上。
图3显示一示范性写入操作到存储器胞42(参考图2)的波型，其中电压以时间函数来显示。为了清楚显示，在一线或节点上的电压使用与各线或节点的相同名称来标示。例如，在字线WL上的电压标示为WL，且在写入选择致能线WSSL上的电压标示为WSSL。在所示的实施例中，存储器胞42在写入操作以前储存“0”，并且以“1”写入。因此，全域位线GBL(未显示)与GBLB会分别被事先充电，以具有高电压与低电压(例如，接地电位)。同样地，局部位线BL与BLB会被全域位线GBL与GBLB分别写入，以具有高电压与低电压(例如，接地电压)。换句话说，写入“1”于存储器胞42内时，局部位线BL必须具有比局部位线BLB更高的电压，且此一电压组合在下文被称为处于“正确”方向。
在本发明的实施例中，局部位线BL与BLB会被事先写入，以增加写入操作的速度。已知，局部位线写入的执行在致能各位线同时或者之后。在本发明的优选实施例中，位线BL与BLB的事先写入在均等化仍被进行的时候开始。参考图3，在时间T1，均等化开始，其中位线均等化电压BLEQ(参考图2)开始上升，且因此局部位线BL与BLB缩短。这造成电压BL与BLB在图3合并。在时间T2，在时间T1以后(在时间上稍后于T1)，在写入选择致能线WSSL上的电压开始上升，且多工器(参考图2)则将全域位线GBL与GBLB分别连接到局部位线BL与BLB。在此时，全域位线GBL与GBLB仍被写入驱动器正事先充电中。
写入驱动器(参考图2)提供电流充电于全域位线GBL与GBLB，其接着充电局部位线BL与BLB。因此，写入驱动器试着写入希望电压到局部位线BL与BLB，亦即，降低局部位线BLB上的电压到接地电压，并且增加局部位线BL上的电压到操作电压VDD。另一方面，均等化电路36(同样参考图2)试着均等局部位线BL与BLB上的电压。写入驱动器与均等化电路36因而处于竞争状态。优选地，写入驱动器比均等化电路36更强，因此此净效应会造成局部位线BL与BLB之间的电压分裂，其电压分裂开始出现于时间T3，并随时间增加。“更强”一词意指写入驱动器提供的电流比均等化电路所产生的均等化电流更大，其中均等化电流会流经图2的晶体管38。虽然电压分裂不等于VDD，但是它位于“正确”方向，亦即，在局部位线BL上的电压会比在局部位线BLB上的电压更高。电压分裂的重要性为在感应放大器40开启以后它将被感应放大器40拾取(picked up)(参考图2)，以放大位线信号。于是，感应放大器40可提早开启，而无需担心其可能会放大错误局部位线信号。于是便可迅速执行写入操作。同样地，由于局部位线的电压在“正确”方向，一旦字线被开启，储存在存储器胞中的数值(参考在图3中标记为“胞”的线)就会开始被写入于正确方向。
在均等化阶段期间内，开启写入选择致能线WSSL的另一有利特征为在此时写入局部位线BL与BLB将不会造成相邻局部位线因串扰而有不利地影响。这是因为当局部位线被写入时，相邻局部位线仍处于均等化阶段，因此会实质地不受串扰的影响。
在时间T4，其在时间上比T3更晚，均等化电路36(图2)开始关闭，因此局部位线BL与BLB被切断。在时间T5，写入选择致能线WSSL开始关闭，其造成全域位线GBL与GBLB与局部位线BL与BLB切断。在局部位线BL与BLB之间的电压分裂因而停止增加。在一实施例中，时间T4与时间T5相等。在其它实施例中，时间T5是在时间T4以后，其意味着均等化电路36必须在多工器被撤除以前关闭。于是，位线均等化电压BLEQ的下降边缘48会发生在字线电压WL的下降边缘以前，其中WL的下降边缘50意指字线WL正被开启。
在时间T6，字线WL完全开启，且在局部位线BL与BLB上的数值被写入(或传送)到存储器胞42内。在时间T7，感应放大器40(参考图2)被开启，且在局部位线BL与BLB上的数值被分别放大为VDD与接地电压。最后，在时间T8，字线WL被完全关闭，且写入操作结束。
本发明实施例具有许多有利的特征。首先，由于事先写入局部位线到正确方向，写入速度可增加到与读取速度实质相同。因此，写入操作不再是存储器的瓶颈。其次，存储器胞在最初写入操作中可被写入至较高电压。假如已知存储器电路与本发明实施例具有相同写入速度的话。在存储器胞中最初写入电压的增加有助地改善存储器胞的可靠度，实验揭露使用本发明实施例在存储器胞中的电压可写入至大约710mV，而使用已知结构，在存储器胞中的电压仅仅大约659mV。
虽然本发明与其优点已被详细说明，但是应该可以理解的是，在不悖离权利要求所定义的本发明的精神与范围下，各种改变、替换与修改皆可于此执行。再者，本申请案的范围并非用以限制描述于说明书中特定实施例于制程、机械、制造、物质组成、装置、方法与步骤。已知本领域技术人员通过由现存或之后研发的本发明、制程、机械、制造、物品组成、装置、方法或步骤所揭露将可轻易地理解，实施实质相同的功能或达到与描述于此处相应实施例的相同结果可根据本发明来使用。因此，权利要求则用以包括它们的范围，譬如制程、机械、制造、物品组成、装置、方法或步骤。

Claims (22)

1.一种操作一存储器电路的方法，所述方法包含以下步骤：
提供所述存储器电路，所述存储器电路包含：
一存储器胞；
连接到所述存储器胞的一字线；
连接到所述存储器胞的一第一局部位线与一第二局部位线；以及
分别耦合到所述第一局部位线与所述第二局部位线的一第一全域位线与一第二全域位线；
起始一均等化以使所述第一局部位线与所述第二局部位线的电压均等化；
停止所述均等化；以及
在起始所述均等化步骤以后与在停止所述均等化步骤以前，将数值从所述第一全域位线与所述第二全域位线写入到所述第一局部位线与所述第二局部位线。
2.根据权利要求1所述的方法，进一步包含提供连接到所述第一全域位线与所述第二全域位线的一写入驱动器，其中在将所述数值从所述第一全域位线与所述第二全域位线写入到所述第一局部位线与所述第二局部位线时，所述写入驱动器将所述数值写入到所述第一全域位线与所述第二全域位线。
3.根据权利要求1所述的方法，进一步包含在写入所述数值步骤以后致能所述字线。
4.根据权利要求1所述的方法，其中在写入所述数值与进行所述均等化期间内，一电压分裂发生在所述第一局部位线与所述第二局部位线之间。
5.根据权利要求1所述的方法，其中所述存储器胞为一动态随机存取存储器胞。
6.一种操作一存储器电路的方法，所述方法包含以下步骤：
提供所述存储器电路，所述存储器电路包含：
一存储器胞；
连接到所述存储器胞的一字线；
连接到所述存储器胞的一第一局部位线与一第二局部位线；以及
分别耦合到所述第一局部位线与所述第二局部位线的一第一全域位线与一第二全域位线；
将数值从所述第一全域位线与所述第二全域位线写入到所述第一局部位线与所述第二局部位线；以及
在写入数值开始步骤以后致能所述字线。
7.根据权利要求6所述的方法，进一步包含在致能所述字线步骤以后，致能连接到所述第一局部位线与所述第二局部位线的一感应放大器。
8.一种操作一存储器电路的方法，所述方法包含以下步骤：
提供所述存储器电路，所述存储器电路包含：
一存储器胞；
连接到所述存储器胞的一字线；
一第一局部位线与一第二局部位线，连接到所述存储器胞；
一第一全域位线与一第二全域位线；
一多工器，耦合于所述第一局部位线与所述第二局部位线以及所述第一全域位线与所述第二全域位线之间；以及
一感应放大器，连接到所述第一局部位线与所述第二局部位线；
起始一均等化，以将所述第一局部位线与所述第二局部位线的电压均等化；
停止所述均等化；
在起始所述均等化步骤以后与在停止所述均等化步骤以前，促动所述多工器以将数值从所述第一全域位线与所述第二全域位线写入到所述第一局部位线与所述第二局部位线；
在停止所述均等化步骤以后，致能所述字线；
在停止所述均等化步骤以后与在致能所述字线步骤以前的时间上，撤除所述多工器；以及
在停止所述均等化步骤以后，致能所述感应放大器。
9.根据权利要求8所述的方法，其中致能所述感应放大器步骤在致能所述字线步骤以后起始。
10.一存储器电路，所述存储器电路包含：
一存储器胞；
一字线，连接到所述存储器胞；
局部位线，连接到所述存储器胞，其中所述局部位线包含一第一局部位线与一第二局部位线；
全域位线，包含一第一全域位线与一第二全域位线；
一多工器，耦合于所述局部位线与所述全域位线之间，所述多工器用来于促动时连接所述局部位线与所述全域位线，且于撤除时切断所述局部位线与所述全域位线；
一均等化电路，耦合于所述第一局部位线与所述第二局部位线之间，所述均等化电路被用以均等化所述第一局部位线与所述第二局部位线上的电压；以及
一信号产生器，用以产生一连串的信号，所述信号包含：
一多工器促动信号，用于促动所述多工器；
一均等化致能信号，用于致能所述均等化电路；以及
一均等化失能信号，用于使所述均等化电路失能，其中所述多工器促动信号在时间上会比所述均等化致能信号更晚，且在时间上比所述均等化失能信号更早。
11.根据权利要求10所述的存储器电路，进一步包含连接到所述全域位线的一写入驱动器。
12.根据权利要求11所述的存储器电路，其中所述写入驱动器比所述均等化电路更强。
13.根据权利要求10所述的存储器电路，其中所述信号产生器进一步用来产生一字线致能信号，且其中所述字线致能信号在时间上比所述多工器促动信号更晚。
14.根据权利要求13所述的存储器电路，其中所述均等化失能信号在时间上比所述字线致能信号更早。
15.根据权利要求13所述的存储器电路，进一步包含连接到所述第一局部位线与所述第二局部位线以及用以放大所述第一局部位线上的信号与所述第二局部位线上的信号的一感应放大器，其中所述信号产生器进一步用以产生一感应放大器致能信号。
16.根据权利要求13所述的存储器电路，其中所述信号产生器进一步用以产生一多工器撤除信号，其中所述多工器撤除信号在时间上比所述均等化失能信号更晚，且在时间上比所述字线致能信号更早。
17.根据权利要求10所述的存储器电路，其中所述存储器胞为动态随机存取存储器胞。
18.一种存储器电路，所述存储器电路包含：
一存储器胞；
连接到所述存储器胞的一字线；
局部位线，连接到所述存储器胞，其中所述局部位线包含一第一局部位线与一第二局部位线；
全域位线，包含一第一全域位线与一第二全域位线；
一感应放大器，连接到所述第一局部位线与所述第二局部位线；
一多工器，耦合于所述局部位线与所述全域位线之间，所述多工器用来于促动时连接所述局部位线与所述全域位线，且于撤除时切断所述局部位线与所述全域位线；
一均等化电路，耦合于所述第一局部位线与所述第二局部位线之间，所述均等化电路被用以均等化所述第一局部位线与所述第二局部位线的电压；以及
一信号产生器，用以产生一连串的信号，包含：
一多工器促动信号，用于促动所述多工器；
一均等化致能信号，用于致能所述均等化电路；
一均等化失能信号，用于使所述均等化电路失能，其中所述多工器促动信号在时间上比所述均等化致能信号更晚，并且在时间上比所述均等化失能信号更早；
一字线致能信号，用于致能所述字线，其中所述字线致能信号在时间上比所述均等化失能信号更晚；
一多工器撤除信号，在时间上比所述均等化失能信号更晚，且在时间上比所述字线致能信号更早；以及
一感应放大器致能信号，在时间上比所述均等化失能信号更晚。
19.根据权利要求18所述的存储器电路，其中所述感应放大器致能信号在时间上比所述字线致能信号更晚。
20.根据权利要求18所述的存储器电路，进一步包含连接到所述第一全域位线与所述第二全域位线的一写入驱动器，其中所述写入驱动器所提供的一电流比所述均等化电路所产生的一均等化电流更大。
21.根据权利要求18所述的存储器电路，其中所述多工器包含一对传递栅极晶体管。
22.根据权利要求18所述的存储器电路，其中所述存储器胞为一内嵌式动态随机存取存储器胞。
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