CN101419582A - 基于sopc技术的mvb/usb适配器及其通信方法 - Google Patents

基于sopc技术的mvb/usb适配器及其通信方法 Download PDF

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Abstract

本发明公开了网络通信技术领域中的一种基于SOPC技术的MVB/USB适配器及其通信方法。技术方案是，MVB/USB适配器包括FPGA控制器、USB控制器、MVB物理电平转换模块、电源变换电路、复位电路、状态灯显示电路和DB9接口。MVB/USB适配器通信方法是，将MVB/USB适配器分别连接至计算机和MVB总线；计算机向MVB/USB适配器发送数据包；MVB/USB适配器接收数据包；FPGA控制器从FIFO模块读取数据；判断所要求的读写操作；最后根据所要求的读写操作，向计算机或者MVB总线发送数据。本发明使MVB总线与计算机的连接更加方便，传输速度更加快捷。

Description

基于SOPC技术的MVB/USB适配器及其通信方法
技术领域
本发明属于网络通信技术领域，尤其涉及一种基于SOPC技术的MVB/USB适配器及其通信方法。
背景技术
列车车辆的现代化发展趋势和列车车辆的高可靠性、安全性及实时性的要求使TCN(Train Communication Network，列车通信网络)逐渐成为下一代车辆的通信总线标准。TCN由MVB(Multifunctional Vehicle Bus，多功能车辆总线)和WTB(Twisted Train Bus，绞线式列车总线)两级总线构成。MVB是TCN的基本组成部分，用于实现位于同一车辆或固定重联的不同车辆中的标准设备之间的数据通信。
在MVB总线的研发和实际运用过程中，往往需要将PC机与MVB总线相连接，PC机可以与MVB总线交换数据，使得MVB总线产品的开发、试验和测试更加快捷、方便并节省研发成本。
以往列车通讯网络与计算机的连接多采用PCI、RS232等接口，且有比较广泛的应用。随着计算机接口技术的发展，RS232接口传输距离短、速度慢和PCI接口设计复杂、需要有高质量的驱动程序保证系统的稳定，且无法用于便携式计算机扩展的缺点正突显出来，并已经约束了PC机在MVB测试领域的应用。
USB(Universal Serial Bus，通用串行总线)是计算机上的一种新型的接口技术，它的出现使计算机和外部设备的连接变得十分方便。USB以其速度快、功耗低、支持即插即用等优点而得到了广泛的应用。目前USB 2.0标准的传输速度已达480Mb/s，足以满足目前众多大数据量高速设备的传输要求。当USB设备连接到计算机的时候，系统会自动监测这个设备，并加载相应的驱动程序。这样，USB设备实现了自动配置，连接设备不需要重新启动计算机；用户也可以随时断开USB设备与计算机的连接，而不会损害计算机和外部设备。计算机的USB接口可以向外提供一定功率的电源，其输出电流的最小值为100mA，最大为500mA，输出电压为5V。和老式的计算机接口如PCI、并口和串口相比，USB接口具有明显的体积优势，顺应了计算机和外部设备小型化、便携化的发展趋势。开发MVB/USB适配器成为解决计算机同MVB总线连接的最佳选择。
MVB总线控制器是实现MVB总线网络功能的关键器件，负责访问MVB总线，并提供与微处理器的通信接口，实现数据传输。目前开发列车通信网络设备主要有两种方法，一种是利用MVBC(Multifunctional Vehicle BusController，多功能车辆总线控制器)芯片为核心进行开发；另一种是利用FPGA(Field Programmable Gate Array，现场可编程门阵列)和嵌入式系统进行开发。比较而言，使用MVBC芯片开发列车通信网络设备相对容易，MVBC是一个多功能车辆总线的设备控制芯片，列车通信网的相关通信功能已经固化在MVBC芯片中，所以只需要再加上外围电路就可以完成列车通信网网络设备的开发。但用这种方法开发的网络设备可移植性不强，由于MVBC的通信功能已经固化，因此不能根据用户的需要进行修改，并且MVBC作为专用芯片，应用范围狭窄，价格昂贵。本发明中采用了硬件描述语言设计的MVB接口IP软核，该方法设计灵活，应用简便。
FPGA是一种可编程的逻辑器件，它实现的逻辑功能可以根据用户的需要来做相应的改变，而且FPGA应用广泛，开发技术成熟，使用灵活。SOPC(Systemon a Programmable Chip，片上可编程系统)是以PLD(Programmable LogicDevice，可编程逻辑器件)取代ASIC(Application Specific Integrated Circuit，专用集成电路)，更加灵活、高效的SOC(System On Chip，片上系统)解决方案。SOPC结合了SOC和FPGA的优点，由整个芯片完成系统的主要逻辑功能，又具有灵活的设计方式，可裁减、可扩充、可升级。SOPC技术中核心处理器NIOS II系列32位嵌入式处理器具有很大的灵活性，可以在多种系统设置组合中进行选择，达到性能、特性和成本目标。
发明内容
本发明针对现有的MVB总线与计算机的连接方式采用RS232串口方式速度慢、距离短，而采用PCI接口卡的编程复杂、使用不便的缺陷，在充分研究MVB总线通信特点、计算机接口技术和SOPC技术的基础上，提供了一种MVB/USB适配器及其通信方法。
本发明的技术方案是，一种基于SOPC技术的MVB/USB适配器，其特征是所述适配器包括FPGA控制器、USB控制器、MVB物理电平转换模块、电源变换电路、复位电路、状态灯显示电路和DB9接口；FPGA控制器与MVB物理电平转换模块通过RXD485、TXD485、TI三个信号相连接，MVB物理电平转换模块通过RS485+和RS485-与DB9接口相连接；FPGA控制器通过三态Avalon总线与USB控制器相连；USB控制器通过USB线缆与计算机相连；电源变换电路通过电线分别与FPGA控制器和USB控制器相连，并由计算机通过USB线缆为电源变换电路供电；复位电路通过导线分别与FPGA控制器和USB控制器相连；状态灯显示电路通过导线与FPGA控制器相连；DB9接口通过MVB电缆接入MVB总线；
所述FPGA控制器包括MVB接口IP核和SOPC系统，MVB接口IP核与SOPC系统通过Avalon总线相连；
所述USB控制器包括FIFO模块和SIE模块，FIFO模块和SIE模块通过USB控制器芯片内部的数据总线连接。
所述USB控制器符合USB 2.0标准。
所述MVB接口IP核符合IEC61375-1标准。
所述SOPC系统包括NIOS II处理器、Avalon三态桥、USB接口模块、PIO接口模块、MVB总线控制器接口、片上RAM、EPCS控制器和JTAG调试接口，各部分通过Avalon总线相连；
所述NIOS II处理器是SOPC系统的主处理器，通过Avalon总线对各功能模块进行控制；
所述Avalon总线三态桥是NIOS II处理器与FPGA控制器外部设备之间相互通信的桥梁，与USB接口模块一起实现NIOS II处理器和USB控制器的连接；
所述USB接口模块作为SOPC系统的外围设备存在，具有Avalon三态总线接口，封装了NIOS II处理器读写USB控制器的相关时序；
所述PIO接口模块连接USB控制器的FIFO标志引脚，用于USB控制器和FPGA的信号标志交换，表示FIFO的满或空状态；
所述MVB总线控制器接口封装了NIOS II处理器通过Avalon总线读写MVB总线接口IP核的相关时序；
所述片上RAM利用FPGA控制器内部RAM位生成，作为NIOS II处理器的运行RAM；
所述EPCS控制器封装了NIOS II处理器通过Avalon总线读写EPCS串行配置ROM的相关时序；
所述JTAG调试接口提供计算机通过JTAG电缆调试系统的能力。
一种基于SOPC技术的MVB/USB适配器通信方法，其特征是所述方法包括下列步骤：
步骤1：将MVB/USB适配器的USB端通过USB电缆连接至计算机，MVB端通过DB9接口及MVB电缆连接至MVB总线；
步骤2：计算机向MVB/USB适配器发送数据包；
步骤3：MVB/USB适配器接收数据包；
步骤4：MVB/USB适配器从计算机处收到USB数据包之后，FPGA控制器从FIFO模块读取数据，解析数据包内容；
步骤5：判断所要求的读写操作；
步骤6：如果为读操作，FPGA控制器读取MVB接口IP核数据寄存器，把寄存器中的数据和PIO_IN状态填入响应数据包的数据域和状态域，响应数据包写入FIFO模块；
步骤7：SIE模块检测到FIFO模块内有需要发送的数据包时，把数据包通过USB电缆发送到计算机上，跳到步骤9；
步骤8：如果为写操作，FPGA控制器把收到数据包内数据域的内容写入MVB接口IP核数据寄存器，之后把PIO_IN状态填入响应数据包的状态域，响应数据包写入FIFO模块，并向计算机发送回馈信息；
步骤9：结束。
所述数据包的格式为，第0字节位为操作模式，第1字节位为基地址低字节，第2字节位为基地址高字节，第3字节位为数据长度，第4字节位为地址增长模式，第5字节位为PIO_IN状态，第6字节位为0，第7字节位为0，第8字节位至第63字节位为数据域。
本发明提供的一种MVB/USB适配器及其通信方法，使MVB总线与计算机的连接更加方便，传输速度更加快捷，顺应了计算机和外部设备小型化、便携化的发展趋势。
附图说明
图1是基于SOPC技术的MVB/USB适配器的结构框图。
图2是FPGA控制器内部SOPC系统的构成框图。
图3是MVB/USB适配器与MVB总线及计算机的连接示意图。
图4是基于SOPC技术的MVB/USB适配器通信方法流程图。
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
图1是基于SOPC技术的MVB/USB适配器的结构框图。图1中，MVB/USB适配器包括FPGA控制器、USB控制器、MVB物理电平转换模块、电源变换电路、复位电路、状态灯显示电路和DB9接口。FPGA控制器与MVB物理电平转换模块通过RXD485、TXD485、TI三个信号相连接，MVB物理电平转换模块通过RS485+和RS485-与DB9接口相连接。各信号定义如下表(表1)：
 
信号 定义 意义
RXD485 MAX485的接收端 接FPGA控制器的MVB输入
TXD485 MAX485的发送端 接FPGA控制器的MVB输出
TI MAX485的发送使能端 当TI为高时，使能MAX485输出；当TI为低时，MAX485使能输入，输出为高阻态。接FPGA控制器的输出使能
RS485+ MVB总线的A端
RS485- MVB总线的B端
表1
FPGA控制器通过三态Avalon总线与USB控制器相连，USB控制器通过USB线缆与计算机相连。计算机通过USB线缆为电源变换电路供电，电源变换电路通过电线分别与FPGA控制器和USB控制器相连。复位电路通过导线分别与FPGA控制器和USB控制器相连。状态灯显示电路通过导线与FPGA控制器相连。DB9接口通过MVB电缆接入MVB总线。
MVB/USB适配器的供电来源是通过USB电缆从计算机获得，电压为+5V的直流电。电源变换电路负责把+5V的直流电转变成为+3.3V和+1.8V的直流电，为FPGA和USB控制器芯片供电。复位电路为FPGA控制器和USB控制器芯片提供复位信号，状态灯显示电路可以通过灯不同状态的变换提供适配器工作状态的信息。
FPGA控制器包括MVB接口IP核和SOPC系统，MVB接口IP核与SOPC系统通过Avalon总线相连。FPGA控制器的处理器采用可裁剪软核NIOS II处理器实现，操作MVB接口IP核和USB接口处理模块。MVB接口IP核，完成MVB的通讯功能，包括过程数据、消息数据、监视数据等，符合IEC61375-1标准，该MVB接口IP核通过Avalon总线以及MVB总线控制器接口与SOPC系统的NIOS II处理器相连接。
USB控制器包括FIFO模块和SIE(Serial Interface Engine，串行接口引擎)模块，FIFO模块和SIE模块通过USB控制器芯片内部的数据总线连接。SIE模块主要负责USB连接的物理层和协议层的协议解析，主要功能包括数据包的解析与组织、PID检测与产生、CRC校验码的识别与产生、地址检测、数据的串并及并串转换等。在MVB/USB适配器中，FPGA作为主控制器负责USB应用层数据的处理，FIFO模块是FPGA控制器和SIE模块之间通信的桥梁，SIE模块把从计算机接收到的数据包放在FIFO缓冲区中供FPGA控制器读取，FPGA控制器把需要发送的数据存放在FIFO缓冲区中供SIE读取并发送到计算机上。
图2是FPGA控制器内部SOPC系统的构成框图。图2中，SOPC系统包括NIOS II处理器、Avalon三态桥、USB接口模块、PIO接口模块、MVB总线控制器接口、片上RAM、EPCS控制器和JTAG调试接口，各部分通过Avalon总线相连。NIOS II处理器是SOPC系统的主处理器，通过Avalon总线对各功能模块进行控制。Avalon总线三态桥是NIOS II处理器与FPGA控制器外部设备之间相互通信的桥梁，与USB接口模块一起完成NIOS II处理器和USB控制器的连接。USB接口模块作为SOPC系统的外围设备存在，具有Avalon三态总线接口，封装了NIOS II处理器读写USB控制器的相关时序。PIO(ParallelInput Output，并行输入输出)接口模块连接USB控制器的FIFO标志引脚，用于USB控制器和FPGA控制器的信号标志交换，表示FIFO的满或空状态。MVB总线控制器接口封装了NIOS II处理器通过Avalon总线读写MVB总线接口IP核的相关时序，用于与MVB物理接口电路进行连接。片上RAM利用FPGA控制器内部RAM位生成，作为NIOS II处理器的运行RAM。EPCS控制器封装了NIOS II处理器通过Avalon总线读写EPCS串行配置ROM的相关时序。JTAG调试接口提供计算机通过JTAG电缆调试系统的能力。
图3是MVB/USB适配器与MVB总线及计算机的连接示意图。在实际使用中，将MVB/USB适配器的USB端通过USB电缆连接至计算机，MVB端通过DB9接口及MVB电缆连接至MVB总线。连接成功后，计算机通过与MVB/USB适配器采用USB 2.0的Bulk in和Bulk out模式交换USB数据包完成与MVB总线的通信。
图4是基于SOPC技术的MVB/USB适配器通信方法流程图。图4中，MVB/USB适配器通信由计算机发起，计算机向MVB/USB适配器发送如表2定义的数据包，MVB/USB适配器收到后按要求进行处理后按表2格式返回。
 
字节序号 0 1 2 3 4 5 6 7 8..63
定义 操作模式 基地址低字节 基地址高字节 数据长度n 地址增长模式 PIO_IN状态 0 0 数据
表2
表2中的数据包的格式为：
第0字节位为操作模式，0x01代表写寄存器模式；0x02代表读寄存器模式。
第1字节位为基地址低字节。
第2字节位为基地址高字节。
第3字节位为数据长度，操作数据的长度单位为字节。
第4字节位为地址增长模式，0x00代表自增模式，0x01代表固定模式；操作的目标基地址由两个字节构成，数据长度指明了需要操作的数据长度，地址增长模式，指明这么多的数据是在基地址的基础上，自增还是保持不变。
第5字节位为PIO_IN状态域。
第6字节位为0。
第7字节位为0。
第8字节位至第63字节位为数据域。
在读寄存器模式下只填充数据域和PIO_IN状态域，在写寄存器模式下只填充PIO_IN状态域，其他不变。
基于SOPC技术的MVB/USB适配器通信方法的流程是：
步骤401：将MVB/USB适配器的USB端通过USB电缆连接至计算机，MVB端通过DB9接口及MVB电缆连接至MVB总线。
步骤402：计算机向MVB/USB适配器发送数据包。
步骤403：MVB/USB适配器接收数据包。
步骤404：MVB/USB适配器从计算机处收到USB数据包之后，FPGA控制器从FIFO模块读取数据，解析数据包内容。
步骤405：判断所要求的读写操作。
步骤406：如果为读操作，FPGA控制器读取MVB接口IP核数据寄存器，把寄存器中的数据和PIO_IN状态填入响应数据包的数据域和状态域，响应数据包写入FIFO模块。
步骤407：SIE模块检测到FIFO模块内有需要发送的数据包时，把数据包通过USB电缆发送到计算机上，跳到步骤409。
步骤408：如果为写操作，FPGA控制器把收到的数据包内数据域的内容写入MVB接口IP核的数据寄存器，之后把PIO_IN状态填入响应数据包的状态域，响应数据包写入FIFO模块，并向计算机发送回馈信息。
步骤409：结束。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1、一种基于SOPC技术的MVB/USB适配器，其特征是所述适配器包括FPGA控制器、USB控制器、MVB物理电平转换模块、电源变换电路、复位电路、状态灯显示电路和DB9接口；FPGA控制器与MVB物理电平转换模块通过RXD485、TXD485、TI三个信号相连接，MVB物理电平转换模块通过RS485+和RS485-与DB9接口相连接；FPGA控制器通过三态Avalon总线与USB控制器相连；USB控制器通过USB线缆与计算机相连；电源变换电路通过电线分别与FPGA控制器和USB控制器相连，并由计算机通过USB线缆为电源变换电路供电；复位电路通过导线分别与FPGA控制器和USB控制器相连；状态灯显示电路通过导线与FPGA控制器相连；DB9接口通过MVB电缆接入MVB总线；
所述FPGA控制器包括MVB接口IP核和SOPC系统，MVB接口IP核与SOPC系统通过Avalon总线相连；
所述USB控制器包括FIFO模块和SIE模块，FIFO模块和SIE模块通过USB控制器芯片内部的数据总线连接。
2、根据权利要求1所述的一种基于SOPC技术的MVB/USB适配器，其特征是所述USB控制器符合USB 2.0标准。
3、根据权利要求1所述的一种基于SOPC技术的MVB/USB适配器，其特征是所述MVB接口IP核符合IEC61375-1标准。
4、根据权利要求1所述的一种基于SOPC技术的MVB/USB适配器，其特征是所述SOPC系统包括NIOS II处理器、Avalon三态桥、USB接口模块、PIO接口模块、MVB总线控制器接口、片上RAM、EPCS控制器和JTAG调试接口，各部分通过Avalon总线相连；
所述NIOS II处理器是SOPC系统的主处理器，通过Avalon总线对各功能模块进行控制；
所述Avalon总线三态桥是NIOS II处理器与FPGA控制器外部设备之间相互通信的桥梁，与USB接口模块一起实现NIOS II处理器和USB控制器的连接；
所述USB接口模块作为SOPC系统的外围设备存在，具有Avalon三态总线接口，封装了NIOS II处理器读写USB控制器的相关时序；
所述PIO接口模块连接USB控制器的FIFO标志引脚，用于USB控制器和FPGA的信号标志交换，表示FIFO的满或空状态；
所述MVB总线控制器接口封装了NIOS II处理器通过Avalon总线读写MVB总线接口IP核的相关时序；
所述片上RAM利用FPGA控制器内部RAM位生成，作为NIOS II处理器的运行RAM；
所述EPCS控制器封装了NIOS II处理器通过Avalon总线读写EPCS串行配置ROM的相关时序；
所述JTAG调试接口提供计算机通过JTAG电缆调试系统的能力。
5、一种基于SOPC技术的MVB/USB适配器通信方法，其特征是所述方法包括下列步骤：
步骤1：将MVB/USB适配器的USB端通过USB电缆连接至计算机，MVB端通过DB9接口及MVB电缆连接至MVB总线；
步骤2：计算机向MVB/USB适配器发送数据包；
步骤3：MVB/USB适配器接收数据包；
步骤4：MVB/USB适配器从计算机处收到USB数据包之后，FPGA控制器从FIFO模块读取数据，解析数据包内容；
步骤5：判断所要求的读写操作；
步骤6：如果为读操作，FPGA控制器读取MVB接口IP核数据寄存器，把寄存器中的数据和PIO_IN状态填入响应数据包的数据域和状态域，响应数据包写入FIFO模块；
步骤7：SIE模块检测到FIFO模块内有需要发送的数据包时，把数据包通过USB电缆发送到计算机上，跳到步骤9；
步骤8：如果为写操作，FPGA控制器把收到数据包内数据域的内容写入MVB接口IP核数据寄存器，之后把PIO_IN状态填入响应数据包的状态域，响应数据包写入FIFO模块，并向计算机发送回馈信息；
步骤9：结束。
6、根据权利要求5所述的一种基于SOPC技术的MVB/USB适配器通信方法，其特征是所述数据包的格式为，第0字节位为操作模式，第1字节位为基地址低字节，第2字节位为基地址高字节，第3字节位为数据长度，第4字节位为地址增长模式，第5字节位为PIO_IN状态，第6字节位为0，第7字节位为0，第8字节位至第63字节位为数据域。
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