CN101419482B

CN101419482B - 电路及其设计方法、电子装置

Info

Publication number: CN101419482B
Application number: CN2008101713890A
Authority: CN
Inventors: 大塚茂树
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2007-10-25
Filing date: 2008-10-23
Publication date: 2013-01-02
Anticipated expiration: 2028-10-23
Also published as: US20090108893A1; JP2009104503A; EP2053487A2; CN101419482A; EP2053487A3; US8001507B2

Abstract

本发明涉及一种电路及其设计方法和一种电子装置，该电路包括时钟输出电路和多个处理电路，该时钟输出电路用于传送时钟信号，所述多个处理电路通过时钟发送导线接收来自该时钟输出电路的时钟信号，以基于该时钟信号执行预定处理。该方法包括：将时钟发送导线设计成具有预定长度的方法，第一步：将所述多个处理电路中的每个处理电路和任意点(作为“第一点”)之间用多条导线连接，以使多条导线实质上具有相等的长度(作为“第一长度”)；以及第二步：通过单条导线将该第一点连接至该时钟输出电路，并且该单条导线的长度通过该预定长度减去该第一长度得到。因此，发送时钟信号至多个电路的导线长度是可调整的，而导线的总长度也得以最小化。

Description

电路及其设计方法、电子装置

技术领域

本发明涉及一种时钟信号的发送电路及其设计方法。

背景技术

通常，包括个人计算机等在内的电子设备使用标准的存储装置，例如双数据率(DDR2，即Double Data Rate2)同步动态存储器(SDRAM)。为了充分保证存储容量等目的，多数这种存储装置都被置于电子设备中。图2为具有这种结构的电路的示例性的结构示意图。

该电路包括由导线103和104连接的控制IC101以及多个(例如4个)SDRAM 102a-102d。此外，控制IC101具有时钟信号输出部111和数据输入和输出部112，其中时钟信号输出部111用于输出预定时钟信号，且数据输入和输出部112用于提供各种数据至SDRAM 102a-102d，或从SDRAM102a-102d接收各种数据。

这种电路通过时钟信号(外部时钟)能够使SDRAM102a-102d同步地读取或写入数据，其中该时钟信号(外部时钟)由时钟信号输出部111通过导线103发送。需要注意的是，该时钟信号从时钟信号输出部111传送，并且在分支节点103b处分开后，将其分给SDRAM 102a-102d。

此外，由时钟信号输出部111提供时钟信号给数据输入和输出部112，并且该数据输入和输出部112通过该时钟信号通过导线104同步地执行来自或到达SDRAM 102a-102d的数据的输入和输出。

需要注意的是，在SDRAM 102a-102d中进行写入数据的操作时，例如，希望在SDRAM 102a-102d中执行写入操作的延迟时间能够尽可能小于要被写入的数据通过导线104到达SDRAM 102a-102d的时间。

然而，即使对于每个操作采用通用(common)的时钟信号，也会出现由于发送延时而产生时间差的情况，其中该时间差出现在下述两个时间周期之间，一个时间周期为从数据输入和输出部112接收到时钟信号直到数据通过导线104到达SDRAM 102a-102d，另一个时间周期为直到SDRAM102a-102d通过导线103接收到时钟信号。

因此，当设计这种电路时，如图2所示，在每条导线103的每个分支处都布置线长调整部103a。被布置的线长调整部103a用于调整导线103的长度，以调整时钟信号的发送延迟时间(导线越长，延迟时间越长)。如图2所示的线长调整部103a采用弯曲图案，以有意增加导线103的长度，从而增加了SDRAM 102a-102d的时钟信号的发送延迟时间。

因此，根据上文所述，通过调整导线的长度能够减小时间差，以能够在SDRAM 102a-102d中更合适地执行写入数据的操作。需要注意的是，下文所列举的文件公开了本发明的技术领域中的现有技术。

JP-A-2004-110103

JP-A-2000-267756

JP-A-2006-54348

JP-A-2000-122751

JP-A-2000-148282

然而，当线长调整部103a被置于如上文所述的每个分支处时，如果要增加线长调整部103a的长度，需要增加所有分支的线长调整部103a的线长。因此，整个导线103的长度变得非常长，由于线阻增加，使得功率损耗也将增加。结果，造成施加至SDRAM 102a-102d的时钟信号的电流量(quantity ofcurrent)不足。

如果时钟信号的电流量不足，将造成时钟信号的振幅水平下降或是时钟信号的波形衰减，从而不能精确地发送时钟信号。因此，在SDRAM102a-102d中会造成数据写入等故障。

发明内容

本发明的目的在于提供一种电路及其设计方法，该电路设计方法能够调整用于将时钟信号发送至多个处理电路(例如SDRAM)的导线的长度，并且还能够缩短导线的总长度。

根据本发明的一种电路设计方法包括时钟输出电路和多个处理电路，该时钟输出电路用于传送时钟信号，所述多个处理电路经由时钟发送导线接收来自该时钟输出电路的时钟信号，以基于该时钟信号执行预定处理。该方法包括：将时钟发送导线设计成具有预定长度的方法，第一步：将所述多个处理电路的每个处理电路和任意点(作为“第一点”)之间用多条导线连接，以使多条导线实质上具有相等的长度(作为“第一长度”)；以及第二步：通过单条导线将该第一点连接至该时钟输出电路，并且该单条导线的长度通过该预定长度减去该第一长度得到。

根据上述方法，可以将时钟发送导线的长度设为预定长度。因此，时钟信号的发送延迟时间可采用预定时间。此外，可以通过具有剩余长度的单条导线将该第一点连接至该时钟输出电路，以实现上述设置。结果，即使需要较长的导线实现上述设置，也足以增加该单条导线的长度。因此，与需要增加分支后的每条导线的长度相比，该方法可以缩短用于时钟发送导线的总长度。

进一步而言，在上述的设计方法中，该预定长度是足以使得该时钟信号的延迟时间成为预定时间的长度，该时钟信号的延迟时间是经由时钟发送导线将该时钟信号从该时钟输出电路发送至处理电路而导致的。上述方法可以将处理电路中的时钟信号的延迟时间调整至预定时间。

进一步而言，在上述的设计方法中，该电路还可以包括：数据输出电路，用于接收来自该时钟信号输出电路的时钟信号，以便与该时钟信号同步地发送数据至处理电路，处理电路为存储电路，用于与该时钟信号同步地写入发送数据，以及预定时间实质上等于从该时钟信号输出电路输出时钟信号至数据到达处理电路的时间。

根据上述方法，实质上可以同时将该时钟信号和该数据发送至处理电路(存储电路)。因此，可以合适地执行在该存储电路中的写入数据的处理。

进一步而言，在上述的设计方法中，时钟发送导线可以包括置于第一点和处理电路之间的分支节点，并且将处理电路置于该分支节点后的每个分支处。

根据上述结构，当紧密布置或以其他方式布置所述多个处理电路时，可进一步缩短该分支节点后的导线长度。

此外，更具体而言，如上述的设计方法所述，可将该单条导线以弯曲方式布置，并且每个处理电路都可以是DDR2 SDRAM。进一步而言，通过上述设计方法也有利于设计电路并且由该电路装配电子装置。

此外，根据本发明的电路包括时钟输出电路和多个处理电路，该时钟输出电路用于传送时钟信号，所述多个处理电路通过时钟发送导线接收来自该时钟输出电路的时钟信号，以基于该时钟信号执行预定处理。时钟发送导线由处于该时钟输出电路与所述电路上的某一点(作为“第一点”)之间的单条导线连接，并且进一步在该第一点和每个处理电路之间由从该第一点处分开的多条导线连接，使得多条导线实质上具有相等的长度，并且调整该单条导线的长度，以使该时钟信号的延迟时间成为预定时间，该时钟信号的延迟时间是经由时钟发送导线将该时钟信号从该时钟输出电路发送至处理电路而导致的。

根据上述结构，处理电路中的时钟信号的延迟时间可采用预定时间。此外，因为调整的是单条导线的长度，与采用调整分支节点后(第一点后)的每条导线长度的结构相比，本发明的结构可缩短导线的总长度(或降低功率损失)，从而很容易避免该时钟信号的电流量的不足。

附图说明

下文将通过优选实施例并结合随附附图描述根据本发明的上述和其他目的和特性。

图1为根据本发明的一个实施例的电路结构图。

图2为根据现有的电路的一个例子的结构图。

具体实施方式

现在，根据本发明的一个实施例将描述具有如图1所示结构的电路。如图所示，电路9包括控制IC1和四个SDRAM(同步DRAM)2a-2d。此外，该控制IC包括时钟信号输出部11和数据输入和输出部12。

该时钟信号输出部11产生具有预定频率的时钟信号，并将该时钟信号发送至数据输入和输出部12以及每个SDRAM 2a-2d等。需要注意的是，通过导线3连接每个SDRAM 2a-2d，并且通过导线3将时钟信号发送至每个SDRAM 2a-2d。

数据输入和输出部12对SDRAM 2a-2d进行各种数据的输入和输出。通过导线4连接每个SDRAM 2a-2d，并且通过导线4执行数据的输入和输出。此外，由时钟信号输出部11提供时钟信号以便同步地执行输入和输出操作。

SDRAM 2a-2d采用双数据率2(DDR2)SDRAM标准，例如，与外部时钟(在此，该时钟信号由时钟信号输出部11发送)同步地读取或写入各种数据。

在具有上述结构的电路中，当数据输入和输出部12传送数据至SDRAM2a-2d时，在SDRAM 2a-2d中与该时钟信号同步地写入数据。因此，该SDRAM 2a-2d可以存储数据。

在此，需要注意导线3的布置状态，该导线3是从时钟信号输出部11至第一分支节点3b处的单条导线。此外，在分支节点3b后，该导线3分开成多条导线，其中一条经分开后的导线直接连至SDRAM2a和2b，且另一条经分开后的导线直接连至SDRAM2c和2d。

进一步而言，直接连至SDRAM2a和2b的导线在分支节点3c处分开成一条直接连至SDRAM2a的导线和另一条直接连至SDRAM2b的导线。同样地，直接连至SDRAM2c和2d的导线在分支节点3d处分开成一条直接连至SDRAM2c的导线和另一条直接连至SDRAM2d的导线。换句话说，可以看到SDRAM 2a-2d中的每个SDRAM以所谓的树状结构(或两分支并行结构)连接至时钟信号输出部11。

此外，从分支节点3b经过分支节点3c至SDRAM2a的导线，从分支节点3b经过分支节点3c至SDRAM2b的导线，从分支节点3b经过分支节点3d至SDRAM2c的导线，以及从分支节点3b经过分支节点3d至SDRAM2d的导线实质上被设计成具有相等的长度。换句话说，从第一分支节点3b至SDRAM 2a-2d中的每个SDRAM处的导线实质上具有相等的长度。进一步而言，从时钟信号输出部11至分支节点3b的单条导线(即分支节点3b上游的导线)具有线长调整部3a。

可以在电路的设计阶段任意调整上述的线长调整部3a中的导线长度，并且线长调整部3a具有例如图1所示的弯曲图案。通过改变弯曲图案的宽度和/或间隔，而无须改变时钟信号输出部11和分支节点3b的位置，便可通过该图案调整该单条导线的长度。

线长调整部3a可以具有各种形式，并不以上述形式为限。因此，在电路的设计阶段中，可以通过导线3的长度较容易地调整被发送至每个SDRAM 2a-2d的时钟信号的延迟时间。需要注意的是，正如已知的，导线越长，通过导线发送的信号的延迟时间越长。

通过线长调整部3a调整导线的长度，可以在时钟信号输出部11输出时钟后，使得对应该时钟的数据通过导线4到达SDRAM 2a-2d所需的时间与该时钟通过导线3到达SDRAM 2a-2d的时间实质上相等。换句话说，对于时钟信号输出部11的时钟输出时间而言，数据到达SDRAM 2a-2d所需的时间与时钟信号到达SDRAM 2a-2d所需的时间相等。

由于按照上述方法设置导线3的排列和形式，电路9可以与时钟信号同步地将数据写入SDRAM 2a-2d。

下文将描述设计上述电路9的方法。在此，预先确定控制IC1、每个SDRAM 2a-2d以及用于发送数据的导线4的排列方式。

首先，每个SDRAM 2a-2d和在电路9中的作为第一分支节点的点(此后称作“第一点”)通过导线相连接(对应于分支节点3b)。在这种情况下，从该第一点至每个SDRAM 2a-2d的导线实质上具有相等的长度。此外，尽管该第一点的位置可以在任意处，但优选地处于能够使该第一点到每个SDRAM 2a-2d的导线长度尽可能短的位置。

此外，当每个SDRAM 2a-2d和第一点实际相连时，可以适当地布置如图1所示的分支节点(3c和3d)，以便能够分别在分支处安排SDRAM2a-2d。因此，当SDRAM 2a-2d被安排成彼此接近时，就能够缩短用于连接第一点和SDRAM 2a-2d的多条导线的长度(长度的总和)。

此后，时钟信号输出部11和第一点通过单条导线相连接。在这种情况下，单条导线采用合适地长度，使得导线3的长度成为预定的目标长度。换句话说，将如图1所示的线长调整部3a置于单条导线中。更具体而言，从时钟信号输出部11输出时钟信号至该数据到达SDRAM 2a-2d的时间实质上等于时钟信号以同样方式到达SDRAM 2a-2d所需的时间。

需要注意的是，例如，通过预先确定从时钟信号输出部11输出时钟信号至该数据到达SDRAM 2a-2d的时间(T1)，并且当时钟信号的发送延迟时间成为时间T1时计算出导线的长度，以得到目标长度。换句话说，将上述的计算结果视为目标长度。需要注意的是，该时间T1是从时钟信号输出部11发送时钟信号至数据输入和输出部12的延迟时间、在接收到时钟信号后数据输入和输出部12将数据传送至SDRAM 2a-2d所需的时间、从数据输入和输出部12发送数据至SDRAM 2a-2d的延迟时间以及由其他因素引起的延迟时间的时间总和。

此外，预先调整线长调整部3a的导线长度，以通过上述目标长度减去将第一点连接至SDRAM 2a-2d的导线长度，可以获得将时钟信号输出部11连接至第一点的单条导线的长度(剩余长度)。

对线长调整部3a中导线长度的调整可被视为是将时钟信号的延迟时间调整为预定时间，所述时钟信号的延迟时间是由于从时钟信号输出部11发送至SDRAM 2a-2d而导致的。

上述设计电路的方法可以实现如图1所示的电路9。在如图2所示的传统电路中，通过线长调整部103a延长导线时，需要延长四条导线，而在本实施例中，要将导线延长至如上所述的同样长度时，仅需要延长一条导线的长度。因此，与传统电路相比，上述设计电路的方法可以缩短导线3的总长度。此外，由于减小了导线所需的空间，因此可以缩小电路。

尽管上文描述了本发明的示例性实施例，但是本发明的实施例并不以此为限，而是在不脱离本发明范围的条件下，可以是经修改的各种实施例。此外，尽管在上述实施例中，将SDRAM作为接收时钟信号的器件的示例，但接收时钟信号的器件可以为基于时钟信号进行处理的其他器件。此外，可以将上述实施例的电路广泛应用于电子装置(如个人计算机)。

需要注意的是，在根据本发明的电路设计方法中，用于发送时钟的导线长度可采用预定长度。因此，能够将时钟信号的发送延迟时间设置为预定时间。此外，可以通过具有剩余长度的单条导线将第一点连接至时钟输出电路而实现该设置。结果，即使需要较长的导线来实现上述设置，也足以增加该单条导线的长度。因此，与需要增加分支后的每条导线长度的情形相比，该方法可以缩短用于时钟发送的导线的总长度。

Claims

1.一种电路设计方法，该电路包括时钟输出电路、多个处理电路和一数据输出电路，其中该时钟输出电路用于传送时钟信号，所述多个处理电路通过时钟发送导线接收来自该时钟输出电路的该时钟信号，以基于该时钟信号执行预定处理，以及该数据输出电路接收来自该时钟输出电路的所述时钟信号，并经由与时钟发送导线不同的导线与所述时钟信号同步地发送数据至所述处理电路，该方法包括将该时钟发送导线设计成具有预定长度的方法，包括以下步骤：

第一步：将所述多个处理电路中的每个处理电路和任意点之间用多条导线连接，其中该任意点作为第一点，使得所述多条导线具有相等的长度，所述多条导线具有的相等的长度作为第一长度；以及

第二步：通过单条导线将该第一点连接至该时钟输出电路，并且该单条导线的长度被调节为等于该预定长度减去该第一长度而得的数值，其中

所述处理电路是存储电路，用于写入与所述时钟信号同步地发送的所述数据，

所述预定长度是使得由于发送时钟信号所导致的时钟信号的延迟时间等于从时钟输出电路输出时钟信号至所述数据到达所述处理电路的时间的长度，其中发送时钟信号是经由该时钟发送导线将该时钟信号从该时钟输出电路发送至所述处理电路，以及

该单条导线包括具有弯曲图案的线长调整部，用于调整该单条导线的长度。

2.根据权利要求1所述的设计方法，其中通过改变在该线长调整部中的弯曲图案的宽度来调整该单条导线的长度。

3.根据权利要求1所述的设计方法，其中通过改变在该线长调整部中的弯曲图案的间隔来调整该单条导线的长度。

4.根据权利要求1所述的设计方法，其中该时钟发送导线包括置于该第一点和所述处理电路之间的分支节点，并且将所述处理电路置于该分支节点后的每个分支处。

5.根据权利要求1所述的设计方法，其中所述存储电路是DDR。

6.一种电路，该电路包括时钟输出电路、多个处理电路和一数据输出电路，其中该时钟输出电路用于传送时钟信号，所述多个处理电路通过时钟发送导线接收来自该时钟输出电路的该时钟信号，以基于该时钟信号执行预定处理，以及该数据输出电路接收来自该时钟输出电路的所述时钟信号，并经由与时钟发送导线不同的导线与所述时钟信号同步地发送数据至所述处理电路，该时钟发送导线被设计成具有预定长度，

所述多个处理电路中的每个处理电路和任意点之间通过多条导线连接，其中该任意点作为第一点，使得所述多条导线具有相等的长度，所述多条导线具有的相等的长度作为第一长度；

通过单条导线将该第一点连接至该时钟输出电路，并且该单条导线的长度被调节为等于该预定长度减去该第一长度而得的数值，其中

7.根据权利要求6所述的电路，其中该单条导线的长度是通过改变在该线长调整部中的弯曲图案的宽度来调整的。

8.根据权利要求6所述的电路，其中该单条导线的长度是通过改变在该线长调整部中的弯曲图案的间隔来调整的。

9.根据权利要求6所述的电路，其中，该时钟发送导线包括置于该第一点和所述处理电路之间的分支节点，并且将所述处理电路置于该分支节点后的每个分支处。

10.根据权利要求6所述的电路，其中所述存储电路是DDR。

11.一种电子装置，包括权利要求6-10中任一权利要求所述的电路。