CN101399233A - 非易失性存储器的制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器的制造方法。首先，提供其上已形成有介电层、第一导体层、栅间介电层与第二导体层的基底。之后，图案化第二导体层、栅间介电层、第一导体层与介电层，以形成栅极结构。接着，在栅极结构的侧壁形成第一保护层。继之，形成图案化光致抗蚀剂层，且图案化光致抗蚀剂层暴露出预形成掺杂区的基底。然后，在基底中形成掺杂区。在第一保护层形成之后，移除图案化光致抗蚀剂层。
Description
技术领域
本发明涉及一种半导体工艺，且特别涉及一种非易失性存储器的制造方法。
背景技术
非易失性存储器元件因具有可重复进行数据存入、读取及抹除等动作的特性，以及存入的数据在断电后仍续存的优点，因此其已成为为个人电脑和电子设备所广泛采用的一种存储器元件。
典型的非易失性存储器元件，一般是被设计成具有堆叠式栅极结构，其中包括以掺杂多晶硅所制作的浮置栅极(floating gate)，以多晶硅化金属(由一层掺杂多晶硅与一层金属硅化物组成)所制作的控制栅极(control gate)。浮置栅极位于控制栅极和基底之间，并处于浮置状态，没有和任何电路相连接。而控制栅极则与字线相连接。此外，浮置栅极与控制栅极之间还包括栅间介电层，且浮置栅极与基底之间还包括隧穿介电层。
然而，随着半导体工艺技术的快速发展，为了增进元件的速度与效能，整个电路的集成度必须持续地提升，元件的尺寸因而必须不断缩小。一般来说，缩小元件尺寸会造成材料为多晶硅化金属的控制栅极的片电阻(sheetresistance)升高，而降低元件的操作速度。此外，当元件尺寸缩减时，栅极结构的表面平整度以及管芯尺寸大小亦会对片电阻造成影响。
目前所采用作为控制栅极材料的金属硅化物通常为硅化钨(WSiX)，其在高温环境下容易产生W-O-Si复合物，而造成栅极结构变形，如图1A至图1C所示，其绘示已知的一种非易失性存储器的部分制造流程剖面示意图。
请参照图1A，提供硅基底100，硅基底100具有存储单元区102以及周边电路区104。在存储单元区102的硅基底100上已形成有栅极结构132与顶盖层122，且在周边电路区104的硅基底100上已形成有栅极结构134。栅极结构132是由硅化钨层120、掺杂多晶硅层118、栅间介电层116、掺杂多晶硅层114与隧穿介电层112所组成。硅化钨层120与掺杂多晶硅层118共同作为存储器的控制栅极，而掺杂多晶硅层114作为存储器的浮置栅极。栅极结构134是由导体层124与栅极氧化层110所组成。导体层124是作为晶体管的栅极。接着，在周边电路区104的硅基底100上形成图案化光致抗蚀剂层128，以暴露出存储单元区102。
请参照图1B，以图案化光致抗蚀剂层128为掩模，进行离子注入工艺，以在存储单元区102的硅基底100中形成源极/漏极区130。之后，利用氧等离子体(oxygen plasma)进行灰化(ashing)步骤，以移除图案化光致抗蚀剂层128。在进行灰化步骤时，由于栅极结构132的侧壁会直接暴露在灰化反应的环境中，且氧等离子体也可能会和硅化钨发生反应，因此在硅化钨层120的侧壁会形成残留物140，而影响后续工艺。
请参照图1C，利用原位蒸汽生成法(in-situ steam generation，ISSG)在栅极结构132的侧壁形成一层氧化物层126。由于硅化钨层120的侧壁形成有残留物140，在进行原位蒸汽生成法的过程中，容易会在硅化钨层120的侧壁形成突出物142或是其他缺陷(未绘示)，因而导致栅极结构132变形。如此一来，突出物142或缺陷的形成不仅会造成片电阻增加，甚至会使相邻的栅极结构132彼此桥接而使元件失效，降低元件可靠度。
发明内容
有鉴于此，本发明提供一种非易失性存储器的制造方法，可以降低栅极结构的片电阻，而提升元件效能。
本发明还提供一种非易失性存储器的制造方法，能够避免栅极结构变形。
本发明提出一种非易失性存储器的制造方法。首先，提供其上已形成有介电层、第一导体层、栅间介电层与第二导体层的基底。之后，图案化第二导体层、栅间介电层、第一导体层与介电层，以形成栅极结构。接着，在栅极结构的侧壁形成第一保护层。继之，形成图案化光致抗蚀剂层，且图案化光致抗蚀剂层暴露出预形成掺杂区的基底。然后，在基底中形成掺杂区。在第一保护层形成之后，移除图案化光致抗蚀剂层。
在本发明的一实施例中，上述的移除图案化光致抗蚀剂层的方法例如是进行灰化步骤。
在本发明的一实施例中，上述的第一保护层的材料例如是氧化硅。
在本发明的一实施例中，上述的第一保护层的形成方法例如是热氧化法。
在本发明的一实施例中，上述的第一保护层的形成方法例如是原位蒸汽生成法。
在本发明的一实施例中，在图案化存储单元区的第二导体层之后及图案化栅间介电层之前，还包括在经图案化的第二导体层的侧壁形成第二保护层。
在本发明的一实施例中，上述的第二保护层的材料例如是氧化硅。
在本发明的一实施例中，上述的第二保护层的形成方法例如是热氧化法。
在本发明的一实施例中，上述的第二保护层的形成方法例如是原位蒸汽生成法。
在本发明的一实施例中，还包括于栅极结构的上方形成顶盖层。
在本发明的一实施例中，上述的顶盖层的材料例如是以四乙基硅酸盐(tetraethoxysilane，TEOS)作为气体源所形成的氧化硅。
在本发明的一实施例中，上述的第二导体层至少包括金属硅化物层。
在本发明的一实施例中，上述的金属硅化物层的材料例如是硅化钨。
在本发明的一实施例中，上述的第二导体层包括掺杂多晶硅层。
在本发明的一实施例中，上述的第一导体层的材料例如是掺杂多晶硅。
本发明另提出一种非易失性存储器的制造方法。首先，提供其上已形成有介电层、第一导体层、栅间介电层与第二导体层的基底。之后，图案化第二导体层。接着，在第二导体层的侧壁形成第一保护层。继之，图案化栅间介电层、第一导体层与介电层，以形成栅极结构。之后，在栅极结构的侧壁形成第二保护层。然后，形成图案化光致抗蚀剂层，且此图案化光致抗蚀剂层暴露出预形成掺杂区的基底。随之，在基底中形成掺杂区。在第二保护层形成之后，移除图案化光致抗蚀剂层。
在本发明的一实施例中，上述的移除图案化光致抗蚀剂层的方法例如是进行灰化步骤。
在本发明的一实施例中，上述的第一保护层的材料例如是氧化硅。
在本发明的一实施例中，上述的第一保护层的形成方法例如是热氧化法。
在本发明的一实施例中，上述的第一保护层的形成方法例如是原位蒸汽生成法。
在本发明的一实施例中，上述的第二保护层的材料例如是氧化硅。
在本发明的一实施例中，上述的第二保护层的形成方法例如是热氧化法。
在本发明的一实施例中，上述的第二保护层的形成方法例如是原位蒸汽生成法。
在本发明的一实施例中，还包括于栅极结构的上方形成顶盖层。
在本发明的一实施例中，上述的顶盖层的材料例如是以四乙基硅酸盐作为气体源所形成的氧化硅。
在本发明的一实施例中，上述的第二导体层至少包括金属硅化物层。
在本发明的一实施例中，上述的金属硅化物层的材料例如是硅化钨。
在本发明的一实施例中，上述的第二导体层包括掺杂多晶硅层。
在本发明的一实施例中，上述的第一导体层的材料例如是掺杂多晶硅。
本发明的非易失性存储器的形成方法通过在进行灰化步骤之前，在存储单元区的栅极结构的侧壁形成保护层，因此能够避免金属硅化物层产生突出物的情况，而防止栅极结构变形。
此外，本发明的方法还可以在形成保护层的同时，利用高温反应使管芯的尺寸变大，进而能够降低片电阻，以提升元件效能。
为让本发明之上述特征和优点能更明显易懂，下文特举优选实施例，并配合所附图示，作详细说明如下。
附图说明
图1A至图1C是已知的一种非易失性存储器的部分制造流程剖面示意图。
图2A至图2D是依照本发明的一实施例的非易失性存储器的制造流程剖面示意图。
图3A至图3C是依照本发明另一实施例的非易失性存储器的制作流程剖面示意图。
附图标记说明
100：硅基底
102、202：存储单元区
104、204：周边电路区
110：栅极氧化层
112：隧穿介电层
114：掺杂多晶硅层
116、216、216a：栅间介电层
118：掺杂多晶硅层
120：硅化钨层
122、222a、222b：顶盖层
124、214、214a、214b、218、218a、218b、220、220a、220b：导体层
126：氧化物层
128、224、228：图案化光致抗蚀剂层
130：源极/漏极区
132、134、232、234：栅极结构
140：残留物
142：突出物
200：基底
212a、212a’、212b、212b’：介电层
222：介电材料层
226、302、304：保护层
230：掺杂区
具体实施方式
图2A至图2D是依照本发明的一实施例的非易失性存储器的制造流程剖面示意图。
请参照图2A，提供基底200，其例如是硅基底。基底200包括存储单元区202以及周边电路区204。接着，在存储单元区202的基底200上形成一层介电层212a，在周边电路区204的基底200上形成一层介电层212b。介电层212a与介电层212b的材料例如是氧化硅，且其形成方法例如是化学气相沉积法。此外，依照之后预形成的元件特性，介电层212a的厚度与介电层212b的厚度例如是相同或不相同。之后，在基底200上形成一层导体层214。导体层214的材料例如是掺杂多晶硅，且其形成方法例如化学气相沉积法。
承上述，在基底200上形成一层栅间介电层216。栅间介电层216例如是氧化硅/氮化硅/氧化硅层或其他合适的介电材料层。上述这些介电材料(如氧化硅、氮化硅)的形成方法例如是化学气相沉积法或热氧化法。随之，移除位于周边电路区204的栅间介电层216。移除周边电路区204的栅间介电层216的方法例如是先在基底200上形成图案化光致抗蚀剂层(未绘示)，此图案化光致抗蚀剂层暴露出周边电路区204；之后再以此图案化光致抗蚀剂层为掩模，进行干式蚀刻工艺或湿式蚀刻工艺移除栅间介电层216，而暴露出周边电路区204的导体层214。
请继续参照图2A，在基底200上依序形成导体层218与导体层220。导体层218的材料例如是掺杂多晶硅，且其形成方法例如是化学气相沉积法。导体层220的材料例如是耐火金属的金属硅化物，其可以是硅化钨。导体层220的形成方法例如是化学气相沉积法。接着，在基底200上依序形成一层介电材料层222及图案化光致抗蚀剂层224。介电材料层222的材料例如是氧化硅，且其形成方法例如是以四乙基硅酸盐作为气体源进行化学气相沉积法。图案化光致抗蚀剂层224的形成方法例如是在整个基底200上形成一层光致抗蚀剂材料层(未绘示)，然后进行曝光、显影步骤而形成的。
请参照图2B，以图案化光致抗蚀剂层224为掩模，移除暴露出的介电材料层222，以在存储单元区202形成顶盖层222a，并同时在周边电路区204形成顶盖层222b。移除介电材料层222的方法例如是干式蚀刻法。继之，移除图案化光致抗蚀剂层224。移除图案化光致抗蚀剂层224的方法例如是干式去光致抗蚀剂法或湿式去光致抗蚀剂法。
接着，以顶盖层222a为掩模，图案化位于存储单元区202的导体层220、导体层218、栅间介电层216、导体层214与介电层212a，以在存储单元区202形成栅极结构232。同时，以顶盖层222b为掩模，图案化位于周边电路区204的导体层220、导体层218、导体层214与介电层212b，以在周边电路区204形成栅极结构234。
承上述，存储单元区202的栅极结构232例如是由导体层220a、导体层218a、栅间介电层216a、导体层214a与介电层212a’所组成的堆叠结构。导体层214a例如是作为后续预形成的存储器的浮置栅极，导体层218a与导体层220a例如是共同作为后续预形成的存储器的控制栅极，介电层212a’例如是作为后续预形成的存储器的隧穿介电层。而周边电路区204的栅极结构234例如是由导体层220b、导体层218b、导体层214b与介电层212b’所组成的堆叠结构。导体层214b、导体层218b与导体层220b例如是共同作为后续预形成的晶体管的栅极，而介电层212b’例如是作为后续预形成的晶体管的栅介电层。
特别说明的是，上述图案化导体层220、导体层218、栅间介电层216、导体层214、介电层212a与介电层212b可以是在同一个图案化工艺中完成，或是可以经由数个不同的图案化工艺来完成。此外，在本实施例中，是以在同一道图案化工艺中形成栅极结构232与栅极结构234为例以作说明，但本发明并不限于此。当然，栅极结构232与栅极结构234也可以在不同道的图案化工艺中形成，在此技术领域普通技术人员可视其需求调整。
请参照图2C，在栅极结构232的侧壁形成一层保护层226。保护层226的材料例如是氧化硅，且其形成方法例如是热氧化法或是原位蒸汽生成法。此外，在形成保护层226之前，还可以选择性地进行湿式清洗工艺，以去除先前工艺所残留的微粒或杂质，避免后续工艺受影响。在本实施例中，湿式清洗工艺所使用的清洗液例如是硫酸和过氧化氢所组成的混合溶液(sulfuricacid hydrogen peroxide mixture，SPM)以及氨水和过氧化氢所组成的混合溶液(ammonia hydrogen peroxide mixture，APM)。
接着，形成图案化光致抗蚀剂层228。图案化光致抗蚀剂层228例如是暴露出后续预形成掺杂区的基底200。在此实施例中，图案化光致抗蚀剂层228覆盖周边电路区204，而暴露出存储单元区202。图案化光致抗蚀剂层228的形成方法例如是在整个基底200上形成一层光致抗蚀剂材料层(未绘示)，然后进行曝光、显影步骤以形成之。
请参照图2D，在存储单元区202的基底200中形成掺杂区230。掺杂区230例如是作为后续预形成的存储器的源极/漏极区。掺杂区230的形成方法例如是离子注入法，且注入的离子例如是砷(As)离子。之后，移除图案化光致抗蚀剂层228。移除图案化光致抗蚀剂层228的方法例如是利用氧等离子体进行灰化步骤。
特别说明的是，在进行灰化步骤之前，由于在栅极结构232的侧壁已形成有保护层226，因此有助于防止导体层220a与氧等离子体发生反应，而能够避免导体层220a的侧壁产生突出物，并防止栅极结构232变形。
图3A至图3C是依照本发明另一实施例的非易失性存储器的制作流程剖面示意图。图3A是接续上述实施例的图2A而进行。此外，在图3A至图3C中，与图2A至图2D相同的构件则使用相同的标号并省略其说明。
请参照图3A，以图案化光致抗蚀剂层224为掩模，移除暴露出的介电材料层222，以在存储单元区202形成顶盖层222a，并同时在周边电路区204形成顶盖层222b。移除介电材料层222的方法例如是干式蚀刻法。接着，移除图案化光致抗蚀剂层224。移除图案化光致抗蚀剂层224的方法例如是干式去光致抗蚀剂法或湿式去光致抗蚀剂法。
之后，以顶盖层222a与顶盖层222b为掩模，图案化导体层220与导体层218，以在存储单元区202形成导体层220a与导体层218a，并在周边电路区204形成导体层220b与导体层218b。当然，在其他实施例中，导体层220a与导体层218a的形成以及导体层220b与导体层218b也可以在不同道的图案化工艺中完成，本发明于此不作任何的限定。
请继续参照图3A，在导体层220a与导体层218a的侧壁形成一层保护层302。保护层302的材料例如是氧化硅，且其形成方法例如是热氧化法或是原位蒸汽生成法。值得一提的是，在形成保护层302之前，还可选择性地进行湿式清洗工艺，以去除先前工艺所残留的微粒或杂质，避免后续工艺受影响。在本实施例中，湿式清洗工艺所使用的清洗液例如是硫酸和过氧化氢所组成的混合溶液(SPM)以及氨水和过氧化氢所组成的混合溶液(APM)。
请参照图3B，以顶盖层222a为掩模，图案化位于存储单元区202的栅间介电层216、导体层214与介电层212a，以在存储单元区202形成栅极结构232。同时，以顶盖层222b为掩模，图案化位于周边电路区204的导体层214与介电层212b，以在周边电路区204形成栅极结构234。
接着，在栅极结构232的侧壁形成另一层保护层304。保护层304的材料例如是氧化硅，且其形成方法例如是热氧化法或是原位蒸汽生成法。如图3B所示，在导体层220a与导体层218a的侧壁已形成有保护层302，因此部分保护层304会形成于保护层302的外侧。此外，在形成保护层304之前，亦可以选择性地以硫酸和过氧化氢所组成的混合溶液(SPM)以及氨水和过氧化氢所组成的混合溶液(APM)作为清洗液来进行预清洗工艺，以去除残留的微粒或杂质。
请继续参照图3B，形成图案化光致抗蚀剂层228。图案化光致抗蚀剂层228例如是暴露出后续预形成掺杂区的基底200。在此实施例中，图案化光致抗蚀剂层228覆盖周边电路区204，而暴露出存储单元区202。图案化光致抗蚀剂层228的形成方法例如是在整个基底200上形成一层光致抗蚀剂材料层(未绘示)，然后进行曝光、显影步骤以形成之。
请参照图3C，在存储单元区202的基底200中形成掺杂区230。掺杂区230的形成方法例如是离子注入法，且注入的离子例如是砷(As)离子。接着，移除图案化光致抗蚀剂层228。移除图案化光致抗蚀剂层228的方法例如是利用氧等离子体进行灰化步骤。
由于在进行灰化步骤去除图案化光致抗蚀剂层228之前，栅极结构232的侧壁已形成有保护层302与保护层304，能够避免导体层220a与氧等离子体发生反应，因此可以防止导体层220a的侧壁形成突出物，且避免栅极结构232变形。
此外，通过进行多次形成保护层的反应(在此实施例中为两次)，在反应过程中的高温会使管芯的尺寸变大，因而可以进一步降低片电阻，改善元件效能。
值得一提的是，在上述实施例中，是以在图案化光致抗蚀剂层228形成之前与保护层302形成之后，在栅极结构232的侧壁形成保护层304为例来进行说明，但本发明并不限于此。在其他实施例中，只要在进行灰化步骤移除图案化光致抗蚀剂层228之前，由硅化钨所构成的导体层220a的侧壁形成有保护层，即可有效避免栅极结构232变形，熟知本领域的技术人员当可知其应用，故于此不再赘述。
综上所述，本发明的方法因在进行灰化步骤之前，先在栅极结构的侧壁形成保护层，因此可以避免硅化钨与氧等离子体发生反应，防止突出物的产生或栅极结构变形，而降低片电阻。
再者，本发明的方法在形成保护层的过程中，高温反应能够使管芯的尺寸变大，而更进一步降低片电阻，以提升元件效能。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求界定者为准。
Claims (29)
1.一种非易失性存储器的制造方法，包括：
提供基底，该基底上已形成有介电层、第一导体层、栅间介电层与第二导体层；
图案化该第二导体层、该栅间介电层、该第一导体层与该介电层，以形成栅极结构；
在该栅极结构的侧壁形成第一保护层；
形成图案化光致抗蚀剂层，以暴露出预形成掺杂区的该基底；
在该基底中形成该掺杂区；以及
在该第一保护层形成之后，移除该图案化光致抗蚀剂层。
2.如权利要求1所述的非易失性存储器的制造方法，其中移除该图案化光致抗蚀剂层的方法包括进行灰化步骤。
3.如权利要求1所述的非易失性存储器的制造方法，其中该第一保护层的材料包括氧化硅。
4.如权利要求1所述的非易失性存储器的制造方法，其中该第一保护层的形成方法包括热氧化法。
5.如权利要求1所述的非易失性存储器的制造方法，其中该第一保护层的形成方法包括原位蒸汽生成法。
6.如权利要求1所述的非易失性存储器的制造方法，在图案化该存储单元区的该第二导体层之后及图案化该栅间介电层之前，还包括在经图案化的该第二导体层的侧壁形成第二保护层。
7.如权利要求6所述的非易失性存储器的制造方法，其中该第二保护层的材料包括氧化硅。
8.如权利要求6所述的非易失性存储器的制造方法，其中该第二保护层的形成方法包括热氧化法。
9.如权利要求6所述的非易失性存储器的制造方法，其中该第二保护层的形成方法包括原位蒸汽生成法。
10.如权利要求1所述的非易失性存储器的制造方法，还包括在该栅极结构的上方形成顶盖层。
11.如权利要求10所述的非易失性存储器的制造方法，其中该顶盖层的材料包括以四乙基硅酸盐作为气体源所形成的氧化硅。
12.如权利要求1所述的非易失性存储器的制造方法，其中该第二导体层至少包括金属硅化物层。
13.如权利要求12所述的非易失性存储器的制造方法，其中该金属硅化物层的材料包括硅化钨。
14.如权利要求12所述的非易失性存储器的制造方法，其中该第二导体层包括掺杂多晶硅层。
15.如权利要求1所述的非易失性存储器的制造方法，其中该第一导体层的材料包括掺杂多晶硅。
16.一种非易失性存储器的制造方法，包括：
提供基底，该基底上已形成有介电层、第一导体层、栅间介电层与第二导体层；
图案化该第二导体层；
在该第二导体层的侧壁形成第一保护层；
图案化该栅间介电层、该第一导体层与该介电层，以形成栅极结构；
在该栅极结构的侧壁形成第二保护层；
形成图案化光致抗蚀剂层，该图案化光致抗蚀剂层暴露出预形成掺杂区的该基底；
在该基底中形成该掺杂区；以及
在该第二保护层形成之后，移除该图案化光致抗蚀剂层。
17.如权利要求16所述的非易失性存储器的制造方法，其中移除该图案化光致抗蚀剂层的方法包括进行灰化步骤。
18.如权利要求16所述的非易失性存储器的制造方法，其中该第一保护层的材料包括氧化硅。
19.如权利要求16所述的非易失性存储器的制造方法，其中该第一保护层的形成方法包括热氧化法。
20.如权利要求16所述的非易失性存储器的制造方法，其中该第一保护层的形成方法包括原位蒸汽生成法。
21.如权利要求16所述的非易失性存储器的制造方法，其中该第二保护层的材料包括氧化硅。
22.如权利要求16所述的非易失性存储器的制造方法，其中该第二保护层的形成方法包括热氧化法。
23.如权利要求16所述的非易失性存储器的制造方法，其中该第二保护层的形成方法包括原位蒸汽生成法。
24.如权利要求16所述的非易失性存储器的制造方法，还包括在该栅极结构的上方形成顶盖层。
25.如权利要求24所述的非易失性存储器的制造方法，其中该顶盖层的材料包括以四乙基硅酸盐作为气体源所形成的氧化硅。
26.如权利要求16所述的非易失性存储器的制造方法，其中该第二导体层至少包括金属硅化物层。
27.如权利要求26所述的非易失性存储器的制造方法，其中该金属硅化物层的材料包括硅化钨。
28.如权利要求26所述的非易失性存储器的制造方法，其中该第二导体层包括掺杂多晶硅层。
29.如权利要求16所述的非易失性存储器的制造方法，其中该第一导体层的材料包括掺杂多晶硅。
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|---|---|---|---|
| CNA2007101617742A CN101399233A (zh) | 2007-09-26 | 2007-09-26 | 非易失性存储器的制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CNA2007101617742A CN101399233A (zh) | 2007-09-26 | 2007-09-26 | 非易失性存储器的制造方法 |
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| Publication Number | Publication Date |
|---|---|
| CN101399233A true CN101399233A (zh) | 2009-04-01 |
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ID=40517666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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|---|---|
| CN (1) | CN101399233A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018223967A1 (en) * | 2017-06-05 | 2018-12-13 | Changxin Memory Technologies, Inc. | Semiconductor device structures and fabrication methods thereof |
-
2007
- 2007-09-26 CN CNA2007101617742A patent/CN101399233A/zh active Pending
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