CN101394170A - 一种上电复位电路 - Google Patents
一种上电复位电路 Download PDFInfo
- Publication number
- CN101394170A CN101394170A CNA2008100464015A CN200810046401A CN101394170A CN 101394170 A CN101394170 A CN 101394170A CN A2008100464015 A CNA2008100464015 A CN A2008100464015A CN 200810046401 A CN200810046401 A CN 200810046401A CN 101394170 A CN101394170 A CN 101394170A
- Authority
- CN
- China
- Prior art keywords
- resistance
- latch
- output
- line
- potential drop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了一种上电复位电路，包括分压跟随\锁存模块、斯密特触发器、控制信号产生模块、整形输出模块；所述分压跟随\锁存模块包括2路分压跟随电路，其中一路分压跟随电路的输出作为斯密特触发器的输入，锁存电路用于将2路分压跟随电路产生的微小电压差锁存到固定状态；所述斯密特触发器的输出信号控制控制信号产生模块产生的控制信号；所述控制信号产生模块的控制信号控制分压跟随\锁存模块的状态转换；所述整形输出模块输出POR信号；该电路在实现足够POR输出延时的同时不需要大的C值；通过调节斯密特触发器的翻转阈值改变监测电源电压能达到有效值时的刻度；上电结束后，静态功耗非常小，而且即使电源电压上有小的波动，输出的POR信号不会错误地翻转。
Description
技术领域
本发明涉及集成电路领域，特别是一种上电复位电路。
背景技术
所述上电复位即集成电路上电后的初始化逻辑(简称POR)，以保证所有内部逻辑的正确性。
POR电路的实现方式一般是利用如图1所示的RC充放电的延时来实现。具体地说，就是在上电的过程中，比较器的输入电压VTH跟随电源电压VDD而变化；当VTH值小于比较器的翻转阈值时，比较器输出为低。当VTH值大于比较器的翻转阈值时，比较器输出为高。
一般情况，所需要C值比较大，以实现足够的POR输出延时。在集成电路版图设计中，大的C值就意味了在版图上需要比较大的面积；由于上电过程结束后，POR电路的输出保持不变，且不能影响到其他电路的正常工作，因此POR电路的功耗应尽可能的小。
发明内容
本发明提供了一种上电复位电路，不仅可以实现足够的POR输出延时，而且不需要大的C值，同时在电源稳定后，该电路的静态功耗非常小。
本发明的技术方案如下：
一种上电复位电路，其特征在于：包括分压跟随\锁存模块、斯密特触发器(schmitter trigger)、控制信号产生模块、整形输出模块；所述分压跟随\锁存模块的分压跟随电路包括2路分压跟随电路，其中一路分压跟随电路的输出作为斯密特触发器的输入，锁存电路用于将2路分压跟随电路产生的微小电压差锁存到固定状态；所述斯密特触发器的输出信号控制控制信号产生模块的产生的控制信号；所述控制信号产生模块产生的控制信号用于控制分压跟随\锁存模块的状态转换；所述整形输出模块输出POR信号。
所述上电复位电路的工作原理是：在上电过程中，先通过分压跟随\锁存模块的2路分压跟随电路跟随电源电压的变化，同时将其中的一路分压跟随电路的输出作为斯密特触发器的输入；当电源电压上升到设定值时，所述作为斯密特触发器输入的分压跟随电路的输出值(即斯密特触发器的输入值)将高于斯密特触发器的上翻转阈值，斯密特触发器发生翻转，同时也产生一路控制信号；所述控制信号使2路分压跟随电路由分压跟随状态转换到锁存状态；在锁存状态下，锁存器的锁存特性将2路分压跟随电路产生的微小电压差锁存到固定状态，在上电过程结束后，产生稳定的POR信号。利用斯密特触发器电路特有的滞洄特性，可以确保上电完成后电源电压微小的变化不会导致POR信号发生错误的翻转。
所述分压跟随\锁存模块的分压跟随由MP/N2、MP/N5、电阻R1-R4、MP/N_CAP1实现，锁存由MP/N1、MP/N3、MP/N4、电阻R1-R4实现，其中电阻R1＝R2＝R4>R3。
所述分压跟随\锁存模块各个元器件的连接关系如下：
PMOS管(P型金属-氧化物-半导体场效应晶体管)MP2源端接电源，栅端接控制信号PU_ENN，漏端通过连线N_R1与电阻R1串联；电阻R1另一端通过连线LATCH_N与电阻R2串联；电阻R2另一端通过连线N_R2与NMOS管(N型金属-氧化物-半导体场效应晶体管)MN2的漏端串联；NMOS管MN2栅端接控制信号PU_EN，源端接地；PMOS管MP_CAP1源\漏端同时接电源，栅端与电阻R1/电阻R2串联的连线LATCH_N相接；以上连接构成1支分压跟随支路，LATCH_N为该支路的输出；
PMOS管MP5源端接电源，栅端接控制信号PU_ENN，漏端通过连线N_R3与电阻R3串联；电阻R3另一端通过连线LATCH_P与电阻R4串联；电阻R4另一端通过连线N_R4与NMOS管MN5的漏端串联；NMOS管MN5栅端接控制信号PU_EN，源端接地；NMOS管MN_CAP1源\漏端同时接地，栅端与电阻R3/电阻R4串联的连线LATCH_P相接；以上连接构成1条分压跟随支路，LATCH_P为该支路的输出；
以上连接构成2路分压跟随电路；
PMOS管MP1源端接电源，栅端接控制信号PU_EN，漏端通过连线LAT_H与PMOS管MP3的源端串联；PMOS管MP3栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端与电阻R1通过连线N_R1串联；电阻R1另一端通过连线LATCH_N与电阻R2串联；电阻R2另一端通过连线N_R2与NMOS管MN3的漏端串联；NMOS管MN3栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端通过连线LAT_L与NMOS管MN1的漏端串联；NMOS管MN1栅端接控制信号PU_ENN，源端接地；PMOS管MP4源端通过连线LAT_H与PMOS管MP1的漏端串联，栅端与电阻R1/电阻R2串联的连线LATCH_N相接，漏端与电阻R3通过连线N_R3串联；电阻R3另一端通过连线LATCH_P与电阻R4串联；电阻R4另一端通过连线N_R4与NMOS管MN4的漏端串联；NMOS管MN4栅端与电阻R1/电阻R2串联的连线LATCH_N相接，源端通过连线LAT_L与NMOS管MN1的漏端串联；以上连接够成锁存支路，LATCH_P/LATCH_N为该锁存支路的输入，同时LATCH_P也作为该锁存支路的输出；
分压跟随电路与锁存电路是串联关系，同时复用电阻R1-R4。
所述斯密特触发器由MP/N6、MP/N7、MP/N8实现，各个连接关系如下：
PMOS管MP6源端接电源，栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端与PMOS管MP7源端串联；PMOS管MP7栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端通过连线ST_O与NMOS管MN6漏端串联；NMOS管MN6栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端与NMOS管MN7漏端串联；NMOS管MN7栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端接地；PMOS管MP8源端与PMOS管MP6漏端串联，栅端通过连线ST_O与NMOS管MN8栅端串联，漏端接地；NMOS管MN8源端与NMOS管MN6源端串联，漏端接电源；以上连接构成所述斯密特触发器，LATCH_P为该斯密特触发器的输入，ST_O为该斯密特触发器的输出。
所述控制信号产生模块由MP/N9、MP/N10实现，各个连接关系如下：
PMOS管MP9与NMOS管MN9串联构成反向器，输入与ST_O相连，输出为PU_ENN；PMOS管MP10与NMOS管MN10串联构成反向器，输入为PU_ENN，输出为PU_EN.以上连接构成了控制信号产生模块，其中ST_O为控制信号产生模块的输入，PU_EN\PU_ENN为控制信号产生模块的输出。
所述整形输出模块由MP/N11、MP/N12、MP/N13实现，各个连接关系如下：
PMOS管MP11与NMOS管MN11串联构成反向器，出入为ST_O，输出作为PMOS管MP12与NMOS管MN12串联构成的反向器的输入；PMOS管MP12与NMOS管MN12串联构成的反向器的输出作为PMOS管MP13与NMOS管MN13串联构成的反向器的输入；PMOS管MP13与NMOS管MN13串联构成的反向器的输出为POR.以上连接构成了整形输出模块，其中ST_O为整形输出模块的输入，POR为整形输出模块的输出。
所述上电复位电路在上电的初始阶段，分压跟随\锁存模块中的MP_CAP1/MN_CAP1避免了LATCH_N/LATCH_P处于不定态而导致后续电路出现错误的状态，同时确保在上电过程中LATCH_P的变化过程是由低到高；在上电的初始阶段，电源电压较低，各个模块在一小段时间里处于不正常的工作状态。当电源电压上升到略高于管子的导通电压后，电路开始正常工作；由于分压跟随\锁存模块中的MP_CAP1/MN_CAP1的作用，LATCH_P仍然处于低电位(小于斯密特触发器在该电源电压时的上翻转阈值)，因此斯密特触发器的输出ST_O为高；控制信号产生模块产生的控制信号PU_EN为高，PU_ENN的状态与PU_EN相反，因此分压跟随\锁存模块中MP/N2，MP/N5导通，MP/N1关断，分压跟随\锁存模块处于跟随分压跟随的工作模式，LATCH_P跟随电源电压的上升而上升；输出整形模块的电路输出的POR信号为低。
在电源电压低于设计比较值阈值(2.9V)的过程中，LATCH_P的值将一直小于斯密特触发器在该电源电压时的上翻转阈值，斯密特触发器的输出ST_O为高，控制信号产生模块产生的控制信号PU_EN为高，PU_ENN的状态与PU_EN相反，因此分压跟随\锁存模块仍然处于跟随分压跟随的工作模式，由于电阻R1＝R2＝R4>R3，因此LATCH_P>LATCH_N；输出整形模块的电路输出的POR信号为低。
当电源电压上升到2.9V时，LATCH_P的值将大于斯密特触发器的在电源电压为2.9V时的上翻转阈值，此时斯密特触发器的输出发生翻转，输出ST_O为低；控制信号产生模块产生的控制信号PU_EN为低，PU_ENN的状态与PU_EN相反；因此分压跟随\锁存模块中MP/N2，MP/N5关断，MP/N1导通；MP/N1，MP/N3，MP/N4，R1-R4构成的锁存器开始工作，分压跟随\锁存模块由分压跟随的工作模式转换到锁存模式；由于在转换为锁存模式时LATCH_P>LATCH_N，通过分压跟随\锁存模块的锁存器的作用，LATCH_P被锁存为高状态，这个状态在此后电源电压上升的过程中不再被改变；所以斯密特触发器的输出ST_O保持为低，控制信号产生模块产生的控制信号PU_EN保持为低，PU_ENN保持为与PU_EN相反的状态，分压跟随\锁存模块一直出于锁存的状态，输出整形模块的电路输出的POR信号将保持为高。
本发明的优点如下：
该电路在实现足够的POR输出延时的同时不需要大的C值；同时可以通过调节斯密特触发器的翻转阈值来改变监测电源电压达到有效值时的刻度；在上电结束后，该电路的静态功耗非常小；同时在上电结束后，即使电源电压上有小的波动，输出的POR信号不会发生错误的翻转。
附图说明
图1为背景技术中传统RC实现的POR电路示意图
图2为本发明的原理示意图
图3为本发明的工作流程图
图4为本发明的电路结构示意图
图5为本发明斯密特触发器在电源电压为2.9V时输入输出特性的示意图
图6为本发明上电产生POR的仿真波形示意图
具体实施方式
如图2-3所示，一种上电复位电路，包括分压跟随\锁存模块、斯密特触发器、控制信号产生模块、整形输出模块；所述分压跟随\锁存模块的分压跟随电路包括2路分压跟随电路，其中一路分压跟随电路的输出作为斯密特触发器的输入，锁存电路用于将2路分压跟随电路产生的微小电压差锁存到固定状态；所述斯密特触发器的输出信号控制控制信号产生模块的产生的控制信号；所述控制信号产生模块产生的控制信号用于控制分压跟随\锁存模块的状态转换；所述整形输出模块输出POR信号。
所述上电复位电路的工作原理是：在上电过程中，先通过分压跟随\锁存模块的2路分压跟随电路跟随电源电压的变化，同时将其中的一路分压跟随电路的输出作为斯密特触发器的输入；当电源电压上升到设定值时，所述作为斯密特触发器输入的分压跟随电路的输出值(即斯密特触发器的输入值)将高于斯密特触发器的上翻转阈值，斯密特触发器发生翻转，同时也产生一路控制信号；所述控制信号使2路分压跟随电路由分压跟随状态转换到锁存状态；在锁存状态下，锁存器的锁存特性将2路分压跟随电路产生的微小电压差锁存到固定状态，在上电过程结束后，产生稳定的POR信号。利用斯密特触发器电路特有的滞洄特性，可以确保上电完成后电源电压微小的变化不会导致POR信号发生错误的翻转。
如图4所示，所述分压跟随\锁存模块的分压跟随由MP/N2、MP/N5、电阻R1-R4、MP/N_CAP1实现，锁存由MP/N1、MP/N3、MP/N4、电阻R1-R4实现，其中电阻R1＝R2＝R4>R3。
所述分压跟随\锁存模块各个元器件的连接关系如下：
PMOS管(P型金属-氧化物-半导体场效应晶体管)MP2源端接电源，栅端接控制信号PU_ENN，漏端通过连线N_R1与电阻R1串联；电阻R1另一端通过连线LATCH_N与电阻R2串联；电阻R2另一端通过连线N_R2与NMOS管(N型金属-氧化物-半导体场效应晶体管)MN2的漏端串联；NMOS管MN2栅端接控制信号PU_EN，源端接地；PMOS管MP_CAP1源\漏端同时接电源，栅端与电阻R1/电阻R2串联的连线LATCH_N相接；以上连接构成1支分压跟随支路，LATCH_N为该支路的输出；
PMOS管MP5源端接电源，栅端接控制信号PU_ENN，漏端通过连线N_R3与电阻R3串联；电阻R3另一端通过连线LATCH_P与电阻R4串联；电阻R4另一端通过连线N_R4与NMOS管MN5的漏端串联；NMOS管MN5栅端接控制信号PU_EN，源端接地；NMOS管MN_CAP1源\漏端同时接地，栅端与电阻R3/电阻R4串联的连线LATCH_P相接；以上连接构成1条分压跟随支路，LATCH_P为该支路的输出；
以上连接构成2路分压跟随电路；
PMOS管MP1源端接电源，栅端接控制信号PU_EN，漏端通过连线LAT_H与PMOS管MP3的源端串联；PMOS管MP3栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端与电阻R1通过连线N_R1串联；电阻R1另一端通过连线LATCH_N与电阻R2串联；电阻R2另一端通过连线N_R2与NMOS管MN3的漏端串联；NMOS管MN3栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端通过连线LAT_L与NMOS管MN1的漏端串联；NMOS管MN1栅端接控制信号PU_ENN，源端接地；PMOS管MP4源端通过连线LAT_H与PMOS管MP1的漏端串联，栅端与电阻R1/电阻R2串联的连线LATCH_N相接，漏端与电阻R3通过连线N_R3串联；电阻R3另一端通过连线LATCH_P与电阻R4串联；电阻R4另一端通过连线N_R4与NMOS管MN4的漏端串联；NMOS管MN4栅端与电阻R1/电阻R2串联的连线LATCH_N相接，源端通过连线LAT_L与NMOS管MN1的漏端串联；以上连接够成锁存支路，LATCH_P/LATCH_N为该锁存支路的输入，同时LATCH_P也作为该锁存支路的输出；
分压跟随电路与锁存电路是串联关系，同时复用电阻R1-R4。
所述斯密特触发器由MP/N6、MP/N7、MP/N8实现，各个连接关系如下：
PMOS管MP6源端接电源，栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端与PMOS管MP7源端串联；PMOS管MP7栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端通过连线ST_O与NMOS管MN6漏端串联；NMOS管MN6栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端与NMOS管MN7漏端串联；NMOS管MN7栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端接地；PMOS管MP8源端与PMOS管MP6漏端串联，栅端通过连线ST_O与NMOS管MN8栅端串联，漏端接地；NMOS管MN8源端与NMOS管MN6源端串联，漏端接电源；以上连接构成所述斯密特触发器，LATCH_P为该斯密特触发器的输入，ST_O为该斯密特触发器的输出。
所述控制信号产生模块由MP/N9、MP/N10实现，各个连接关系如下：
PMOS管MP9与NMOS管MN9串联构成反向器，输入与ST_O相连，输出为PU_ENN；PMOS管MP10与NMOS管MN10串联构成反向器，输入为PU_ENN，输出为PU_EN.以上连接构成了控制信号产生模块，其中ST_O为控制信号产生模块的输入，PU_EN\PU_ENN为控制信号产生模块的输出。
所述整形输出模块由MP/N11、MP/N12、MP/N13实现，各个连接关系如下：
PMOS管MP11与NMOS管MN11串联构成反向器，出入为ST_O，输出作为PMOS管MP12与NMOS管MN12串联构成的反向器的输入；PMOS管MP12与NMOS管MN12串联构成的反向器的输出作为PMOS管MP13与NMOS管MN13串联构成的反向器的输入；PMOS管MP13与NMOS管MN13串联构成的反向器的输出为POR.以上连接构成了整形输出模块，其中ST_O为整形输出模块的输入，POR为整形输出模块的输出。
所述上电复位电路在上电的初始阶段，分压跟随\锁存模块中的MP_CAP1/MN_CAP1避免了LATCH_N/LATCH_P处于不定态而导致后续电路出现错误的状态，同时确保在上电过程中LATCH_P的变化过程是由低到高；在上电的初始阶段，电源电压较低，各各模块在一小段时间里处于不正常的工作状态。当电源电压上升到略高于管子的导通电压后，电路开始正常工作；由于A中的MP_CAP1/MN_CAP1的作用，LATCH_P仍然处于低电位(小于斯密特触发器在该电源电压时的上翻转阈值)，因此B斯密特触发器的输出ST_O为高；C模块产生的控制信号PU_EN为高，PU_ENN的状态与PU_EN相反，因此A中MP/N2，MP/N5导通，MP/N1关断，A处于分压跟随的工作模式，LATCH_P跟随电源电压的上升而上升；D输出整形电路输出的POR信号为低。
在电源电压低于设计比较值阈值(2.9V)的过程中，LATCH_P的值将一直小于B斯密特触发器在该电源电压时的上翻转阈值，B斯密特触发器的输出ST_O为高，C模块产生的控制信号PU_EN为高，PU_ENN的状态与PU_EN相反，因此A仍然处于跟随分压的工作模式，由于电阻R1＝R2＝R4>R3，因此LATCH_P>LATCH_N；D输出整形电路输出的POR信号为低。
如图5-6所示，当电源电压上升到2.9V时，LATCH_P的值将大于B斯密特触发器的在电压电压为2.9V时的上翻转阈值，此时B斯密特触发器的输出发生翻转，输出ST_O为低；C模块产生的控制信号PU_EN为低，PU_ENN的状态与PU_EN相反；因此A中MP/N2，MP/N5关断，MP/N1导通；MP/N1，MP/N3，MP/N4，R1-R4构成的锁存器开始工作，A由跟随分压的工作模式转换到锁存模式；由于在转换为锁存模式时LATCH_P>LATCH_N，通过A锁存器的作用，LATCH_P被锁存为高状态，这个状态在此后电源电压上升的过程中不再被改变；所以B斯密特触发器的输出ST_O保持为低，C模块产生的控制信号PU_EN保持为低，PU_ENN保持与PU_EN相反的状态，A一直出于锁存的状态，D输出整形电路输出的POR信号将保持为高。
Claims (6)
1、一种上电复位电路，其特征在于：包括分压跟随\锁存模块、斯密特触发器、控制信号产生模块、整形输出模块；所述分压跟随\锁存模块的分压跟随电路包括2路分压跟随电路，其中一路分压跟随电路的输出作为斯密特触发器的输入，锁存电路用于将2路分压跟随电路产生的微小电压差锁存到固定状态；所述斯密特触发器的输出信号控制控制信号产生模块的产生的控制信号；所述控制信号产生模块产生的控制信号用于控制分压跟随\锁存模块的状态转换；所述整形输出模块输出POR信号。
2、根据权利要求1所述一种上电复位电路，其特征在于：所述上电复位电路的工作原理是：在上电过程中，先通过分压跟随\锁存模块的2路分压跟随电路跟随电源电压的变化，同时将其中的一路分压跟随电路的输出作为斯密特触发器的输入；当电源电压上升到设定值时，所述作为斯密特触发器输入的分压跟随电路的输出值(即斯密特触发器的输入值)将高于斯密特触发器的上翻转阈值，斯密特触发器发生翻转，同时也产生一路控制信号；所述控制信号使2路分压跟随电路由分压跟随状态转换到锁存状态；在锁存状态下，锁存器的锁存特性将2路充电支路产生的微小电压差锁存到固定状态，在上电过程结束后，产生稳定的POR信号。利用斯密特触发器电路特有的滞洄特性，可以确保上电完成后电源电压微小的变化不会导致POR信号发生错误的翻转。
3、根据权利要求1或2所述一种上电复位电路，其特征在于：所述分压跟随\锁存模块的分压跟随由MP/N2、MP/N5、电阻R1-R4、MP/N_CAP1实现，锁存由MP/N1、MP/N3、MP/N4、电阻R1-R4实现，其中电阻R1＝R2＝R4>R3；
所述分压跟随\锁存模块各个元器件的连接关系如下：
PMOS管MP2源端接电源，栅端接控制信号PU_ENN，漏端通过连线N_R1与电阻R1串联；电阻R1另一端通过连线LATCH_N与电阻R2串联；电阻R2另一端通过连线N_R2与NMOS管MN2的漏端串联；NMOS管MN2栅端接控制信号PU_EN，源端接地；PMOS管MP_CAP1源\漏端同时接电源，栅端与电阻R1/电阻R2串联的连线LATCH_N相接；以上连接构成1支分压跟随支路，LATCH_N为该支路的输出；
PMOS管MP5源端接电源，栅端接控制信号PU_ENN，漏端通过连线N_R3与电阻R3串联；电阻R3另一端通过连线LATCH_P与电阻R4串联；电阻R4另一端通过连线N_R4与NMOS管MN5的漏端串联；NMOS管MN5栅端接控制信号PU_EN，源端接地；NMOS管MN_CAP1源\漏端同时接地，栅端与电阻R3/电阻R4串联的连线LATCH_P相接；以上连接构成1条分压跟随支路，LATCH_P为该支路的输出；
以上连接构成2路分压跟随电路；
PMOS管MP1源端接电源，栅端接控制信号PU_EN，漏端通过连线LAT_H与PMOS管MP3的源端串联；PMOS管MP3栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端与电阻R1通过连线N_R1串联；电阻R1另一端通过连线LATCH_N与电阻R2串联；电阻R2另一端通过连线N_R2与NMOS管MN3的漏端串联；NMOS管MN3栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端通过连线LAT_L与NMOS管MN1的漏端串联；NMOS管MN1栅端接控制信号PU_ENN，源端接地；PMOS管MP4源端通过连线LAT_H与PMOS管MP1的漏端串联，栅端与电阻R1/电阻R2串联的连线LATCH_N相接，漏端与电阻R3通过连线N_R3串联；电阻R3另一端通过连线LATCH_P与电阻R4串联；电阻R4另一端通过连线N_R4与NMOS管MN4的漏端串联；NMOS管MN4栅端与电阻R1/电阻R2串联的连线LATCH_N相接，源端通过连线LAT_L与NMOS管MN1的漏端串联；以上连接够成锁存支路，LATCH_P/LATCH_N为该锁存支路的输入，同时LATCH_P也作为该锁存支路的输出；
分压跟随电路与锁存电路是串联关系，同时复用电阻R1-R4。
4、根据权利要求1或2所述一种上电复位电路，其特征在于：所述斯密特触发器由MP/N6、MP/N7、MP/N8实现，各个连接关系如下：
PMOS管MP6源端接电源，栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端与PMOS管MP7源端串联；PMOS管MP7栅端与电阻R3/电阻R4串联的连线LATCH_P相接，漏端通过连线ST_O与NMOS管MN6漏端串联；NMOS管MN6栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端与NMOS管MN7漏端串联；NMOS管MN7栅端与电阻R3/电阻R4串联的连线LATCH_P相接，源端接地；PMOS管MP8源端与PMOS管MP6漏端串联，栅端通过连线ST_O与NMOS管MN8栅端串联，漏端接地；NMOS管MN8源端与NMOS管MN6源端串联，漏端接电源；以上连接构成所述斯密特触发器，LATCH_P为该斯密特触发器的输入，ST_O为该斯密特触发器的输出。
5、根据权利要求1或2所述一种上电复位电路，其特征在于：所述控制信号产生模块由MP/N9、MP/N10实现，各个连接关系如下：
PMOS管MP9与NMOS管MN9串联构成反向器，输入与ST_O相连，输出为PU_ENN；PMOS管MP10与NMOS管MN10串联构成反向器，输入为PU_ENN，输出为PU_EN.以上连接构成了控制信号产生模块，其中ST_O为控制信号产生模块的输入，PU_EN\PU_ENN为控制信号产生模块的输出。
6、根据权利要求1或2所述一种上电复位电路，其特征在于：所述整形输出模块由MP/N11、MP/N12、MP/N13实现，各个连接关系如下：
PMOS管MP11与NMOS管MN11串联构成反向器，出入为ST_O，输出作为PMOS管MP12与NMOS管MN12串联构成的反向器的输入；PMOS管MP12与NMOS管MN12串联构成的反向器的输出作为PMOS管MP13与NMOS管MN13串联构成的反向器的输入；PMOS管MP13与NMOS管MN13串联构成的反向器的输出为POR.以上连接构成了整形输出模块，其中ST_O为整形输出模块的输入，POR为整形输出模块的输出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100464015A CN101394170B (zh) | 2008-10-29 | 2008-10-29 | 一种上电复位电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100464015A CN101394170B (zh) | 2008-10-29 | 2008-10-29 | 一种上电复位电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101394170A true CN101394170A (zh) | 2009-03-25 |
| CN101394170B CN101394170B (zh) | 2010-08-18 |
Family
ID=40494287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100464015A Expired - Fee Related CN101394170B (zh) | 2008-10-29 | 2008-10-29 | 一种上电复位电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101394170B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101882926A (zh) * | 2010-06-24 | 2010-11-10 | 北京巨数数字技术开发有限公司 | 一种恒流驱动芯片上电复位电路 |
| CN102594311A (zh) * | 2011-01-11 | 2012-07-18 | 快捷韩国半导体有限公司 | 包括上电复位电路的半导体装置 |
| CN102957407A (zh) * | 2012-11-22 | 2013-03-06 | 江苏格立特电子有限公司 | 一种复位时间可调的复位电路 |
| CN103066972A (zh) * | 2013-01-25 | 2013-04-24 | 湘潭芯力特电子科技有限公司 | 一种带有全局使能脉冲控制自动复位功能的上电复位电路 |
| CN107786191A (zh) * | 2017-12-04 | 2018-03-09 | 电子科技大学 | 一种上电复位自关断电路 |
| CN108768362A (zh) * | 2018-04-04 | 2018-11-06 | 上海申矽凌微电子科技有限公司 | 一种纯增强型mos管无静态功耗的上电复位电路 |
-
2008
- 2008-10-29 CN CN2008100464015A patent/CN101394170B/zh not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101882926A (zh) * | 2010-06-24 | 2010-11-10 | 北京巨数数字技术开发有限公司 | 一种恒流驱动芯片上电复位电路 |
| CN101882926B (zh) * | 2010-06-24 | 2016-03-23 | 深圳市中庆微科技开发有限公司 | 一种恒流驱动芯片上电复位电路 |
| CN102594311A (zh) * | 2011-01-11 | 2012-07-18 | 快捷韩国半导体有限公司 | 包括上电复位电路的半导体装置 |
| CN102594311B (zh) * | 2011-01-11 | 2016-09-28 | 快捷韩国半导体有限公司 | 包括上电复位电路的半导体装置 |
| CN102957407A (zh) * | 2012-11-22 | 2013-03-06 | 江苏格立特电子有限公司 | 一种复位时间可调的复位电路 |
| CN102957407B (zh) * | 2012-11-22 | 2015-09-30 | 江苏格立特电子有限公司 | 一种复位时间可调的复位电路 |
| CN103066972A (zh) * | 2013-01-25 | 2013-04-24 | 湘潭芯力特电子科技有限公司 | 一种带有全局使能脉冲控制自动复位功能的上电复位电路 |
| CN103066972B (zh) * | 2013-01-25 | 2015-04-15 | 湘潭芯力特电子科技有限公司 | 一种带有全局使能脉冲控制自动复位功能的上电复位电路 |
| CN107786191A (zh) * | 2017-12-04 | 2018-03-09 | 电子科技大学 | 一种上电复位自关断电路 |
| CN108768362A (zh) * | 2018-04-04 | 2018-11-06 | 上海申矽凌微电子科技有限公司 | 一种纯增强型mos管无静态功耗的上电复位电路 |
| CN108768362B (zh) * | 2018-04-04 | 2021-11-23 | 上海申矽凌微电子科技有限公司 | 一种纯增强型mos管无静态功耗的上电复位电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101394170B (zh) | 2010-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101394170B (zh) | 一种上电复位电路 | |
| CN107222196B (zh) | 半导体器件 | |
| JP2009526461A (ja) | 電圧供給源のパワーダウン状態を検出するための回路装置及び方法 | |
| CN104521146A (zh) | 半导体集成电路 | |
| CN110703010A (zh) | 测试电路 | |
| CN101782790A (zh) | 用于功率芯片的基准电压和偏置电流产生电路 | |
| CN116827320B (zh) | 一种快速响应的自适应电源转换电路 | |
| US20100117690A1 (en) | Semiconductor device | |
| CN110474628B (zh) | 锁存器和分频器 | |
| CN108418573B (zh) | 电源采样电路及包括其的零功耗上电复位电路 | |
| CN101558562B (zh) | 电平位移电路及其驱动方法、以及具有电平位移电路的半导体电路装置 | |
| CN201589987U (zh) | 一种基准电压和偏置电流产生电路 | |
| CN108599745B (zh) | 单电容占空比可控振荡器 | |
| US11075626B2 (en) | Power-on clear circuit and semiconductor device | |
| US10958267B2 (en) | Power-on clear circuit and semiconductor device | |
| JP5881432B2 (ja) | レベル変換回路 | |
| KR20110078451A (ko) | 기준 전류 발생 회로 | |
| CN108155891B (zh) | 一种时钟产生电路 | |
| CN113315371B (zh) | 四开关管升降压变换器自适应电荷泵控制电路及控制方法 | |
| CN114744605B (zh) | 一种io发送器、芯片和电子设备 | |
| KR100889310B1 (ko) | 전압공급회로 | |
| CN110739958A (zh) | 电平转换电路 | |
| CN220798256U (zh) | 一种电平转换电路 | |
| CN112947660B (zh) | 一种电源电压的预处理电路及预处理方法 | |
| CN101453208A (zh) | 输出控制电路和输出电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI WANDEKAI INDUSTRIAL CO., LTD. Free format text: FORMER OWNER: IPGOAL MICROELECTRONICS (SICHUAN) CO., LTD. Effective date: 20120710 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 610041 CHENGDU, SICHUAN PROVINCE TO: 201699 SONGJIANG, SHANGHAI |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20120710 Address after: 201699, No. 2100, Lane 1-10, loose steam Road, Lake Rock Town, Shanghai, Songjiang District Patentee after: Shenzhen WDK Technology Co., Ltd. Address before: 409 room 7, building 610041, incubator Park, hi tech Zone, Sichuan, Chengdu Patentee before: IPGoal Microelectronics (Sichuan) Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100818 Termination date: 20181029 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |