CN101393847A - 用于在刻蚀室中使用先进图案膜进行刻蚀的方法 - Google Patents

用于在刻蚀室中使用先进图案膜进行刻蚀的方法 Download PDF

Info

Publication number
CN101393847A
CN101393847A CNA2008101324002A CN200810132400A CN101393847A CN 101393847 A CN101393847 A CN 101393847A CN A2008101324002 A CNA2008101324002 A CN A2008101324002A CN 200810132400 A CN200810132400 A CN 200810132400A CN 101393847 A CN101393847 A CN 101393847A
Authority
CN
China
Prior art keywords
etching
gas
wafer
apf
processing gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008101324002A
Other languages
English (en)
Inventor
王竹戌
宋兴礼
马绍铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN101393847A publication Critical patent/CN101393847A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种用于使用先进图案膜(APF)刻蚀晶片的方法，其减小了弯曲并提高了底部对顶部比率，其包括：将包括APF层的晶片提供到处理室中，其中处理室构造有以约162MHz工作的电源；将处理气体供应到室中；使用162MHz电源施加源功率；以及将偏压功率施加到晶片。处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)。H2∶N2的比率是约1∶1。此外，调节晶片温度以改善刻蚀特性。

Description

用于在刻蚀室中使用先进图案膜进行刻蚀的方法
技术领域
本发明的方面一般地涉及半导体器件和这些半导体器件的制造的领域。更具体而言，本发明的实施例涉及用于刻蚀先进图案膜(APF)的方法和设备。
背景技术
随着计算机变得越来越快速和强大，使这些计算机运行的半导体器件也变得更加小和复杂。许多现代的半导体器件由CMOS(互补金属氧化物半导体)晶体管和电容制成，其中CMOS晶体管通常包括源极、漏极和栅极。栅极通常被称作栅层叠，因为它可以包括数个部件，例如栅电机和下层栅极电介质。侧壁间隔体(也称作间隔体或间隔层)可以于栅极结构相邻，并通常包括氧化物层和氮化物层部件。
虽然CMOS器件是在许多计算机中能够找到的通用半导体器件，但是它们变得越来越难以制造。难以制造CMOS器件的一个原因在于这些器件变得更小，因此与各个CMOS器件相关的公差要求变得更严格。一种用于制造这种CMOS器件的方法包括在布置于后述掩模下的材料层上(即，在下层上)形成图案掩模(例如，光刻掩模)，并接着使用图案光刻掩模作为刻蚀掩模来刻蚀材料层。先进图案膜(APF)是可剥离的硬掩模(无定形碳/DARC层叠膜)，其可以用于代替精整处理中的旋压ARC(spin-onARC)。刻蚀掩模通常是将要在下层(或多个下层)中形成(或刻蚀)的结构的复制。因此，刻蚀掩模具有与形成在下层(或多个下层)中的结构相同的形态尺寸。
刻蚀处理的制造变量可以导致对于在被刻蚀的一组(例如，一批或许多)晶片内形成的结构尺寸的较宽的统计分布(例如，大σ，其中σ是标准差)。此外，制造处理中的变量也可以引起单个晶片内结构尺寸的统计分布。
例如，在CMOS器件的制造期间，经常在材料内刻蚀沟槽。虽然通常期望刻蚀具有良好高宽比的构造，其中在构造顶部处的开口在尺寸上非常接近在沟槽底部处的开口，但是难以获得这样的结果。从加州的SantaClara的应用材料公司可获得的Advanced Patterning FilmTM(APF)在改善刻蚀沟槽中顶部对底部的高宽比方面是非常有效的。APF方案使用双层图案膜层叠，其将可剥离CVD碳硬掩模技术与电介质防反射涂覆(DARC)相结合，以能够实现大高宽比的接触刻蚀。利用其对于多晶硅和氧化物的高度选择性，APF提供了刻蚀处理的异常控制。
虽然使用APF方案的刻蚀处理改善了沟槽的顶部和底部之间的高宽比，但是仅利用APF进行刻蚀可能出现在沟槽的中心向外弯曲的弯曲形状。此外，虽然利用APF进行刻蚀改善了刻蚀后构造的底部对顶部的高宽比，但是在许多情况下该比率仍小于80％。随着临界尺寸变小，这些效应变得更加严重。
因此，需要一种用于在半导体器件中刻蚀沟槽的系统和方法，其在减少弯曲并制造具有大于80％的底部对顶部比率的沟槽的器件的同时还利用了APF的优点。
发明内容
本发明的实施例提供了利用了用APF进行刻蚀的优点的系统和方法，并且在一些实施例中，改善了处理，使得减少了弯曲并且底部对顶部比率大于80％。
在本发明的一个实施例中，刻蚀先进图案膜(APF)的方法包括以下步骤：将包括APF层的晶片提供到处理室中，其中所述处理室构造有以约162MHz工作的电源；将处理气体供应到所述室中；使用所述162MHz电源施加源功率；以及将偏压功率施加到所述晶片。所述处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)。在一个实施例中，H2:N2的比率是约1:1。
在本发明的另一个实施例中，通过在将所述处理气体供应到所述处理室中之前将300sccm的H2、300sccm的N2和25-100sccm的CO混合来准备所述处理气体。
在本发明的另一个实施例中，所述源功率在0瓦和2300瓦之间的范围内。
在本发明的另一个实施例中，所述源功率是约2000瓦。
在本发明的另一个实施例中，所述偏压功率在0瓦和1000瓦之间的范围内。
在本发明的另一个实施例中，所述偏压功率是约900瓦。
在本发明的另一个实施例中，将所述处理压力维持在20毫托和200毫托之间。在一个具体示例中，将所述压力维持在约100毫托。
在本发明的另一个实施例中，刻蚀先进图案膜(APF)的方法，包括以下步骤：将包括APF层的晶片提供到处理室中，其中所述处理室构造有以约162MHz工作的电源；将处理气体供应到所述室中；使用所述162MHz电源功率施加源功率；将偏压功率施加到所述晶片。所述处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)。H2:N2的比率是约3:1。所述源功率可以在0瓦和2300瓦之间的范围内。例如，在一个实施例中，所述源功率是约2000瓦。所述偏压功率可以在0瓦和1000瓦之间的范围内。在一个具体实施例中，该偏压功率是约900瓦。
在本发明的另一个实施例中，H2:N2的比率是约3:1，并且通过在将所述处理气体供应到所述处理室中之前将450sccm的H2、150sccm的N2和25-100sccm的CO混合来准备所述处理气体。在具体实施例中，使用约50sccm的CO。
在本发明的另一个实施例中，H2:N2的比率是约3:1，并且将处理压力维持在20毫托和200毫托之间。在一个具体实施例中，将所述压力维持在约100毫托。
在本发明的另一个实施例中，刻蚀先进图案膜(APF)的方法，包括以下步骤：将包括APF层的晶片提供到处理室中，其中所述处理室构造有以约162MHz工作的电源；将所述晶片的温度调节在油路20℃与60℃之间；将处理气体供应到所述室中；使用所述162MHz电源施加源功率；以及将偏压功率施加到所述晶片。所述处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)。所述源功率可以在0瓦和2300瓦之间的范围内。所述偏压功率可以在0瓦和1000瓦之间的范围内。在一个具体实施例中，所述偏压功率是约900瓦。
在本发明的另一个实施例中，将所述晶片的温度设定为约50℃。
在本发明的另一个实施例中，调节所述晶片温度，并且在所述处理气体中的所述H2和所述N2具有约1:1的H2:N2的比率。在此实施例的一个示例中，通过在将所述处理气体供应到所述处理室中之前将300sccm的H2、300sccm的N2和25-100sccm的CO混合来准备所述处理气体。在更具体的示例中，使用约50sccm的CO。
在本发明的另一个实施例中，调节所述晶片温度，并且在所述处理气体中的所述H2和所述N2具有约3:1的H2:N2的比率。在此实施例的一个示例中，通过在将所述处理气体供应到所述处理室中之前将450sccm的H2、150sccm的N2和25-100sccm的CO混合来准备所述处理气体。在更具体的示例中，使用约50sccm的CO。
在本发明的另一个实施例中，调节晶片温度，并且将处理压力维持在20毫托和200毫托之间。在一个具体示例中，将所述压力维持在约100毫托。
附图说明
根据以下说明和图示了本发明示例的附图，将更好地理解本发明的上述和其他特征、方面和优点。
图1是根据本发明的一个实施例用于刻蚀衬底的电容耦合等离子处理设备的图示。
图2A是示出了根据本发明的一个实施例，使用电容耦合高频等离子电介质刻蚀室用于以高光刻掩模(PR)选择性和高刻蚀率刻蚀APF的步骤的流程图。
图2B是示出了根据本发明的另一个实施例，用于刻蚀APF的图2A的步骤以及施加偏压功率的额外步骤的流程图。
图2C是示出了根据本发明的另一个实施例，用于刻蚀APF的图2B的步骤以及调节衬底的温度的额外步骤的流程图。
图3A-3B示出了根据本发明的一个实施例，使用刻蚀技术的刻蚀前和刻蚀后的栅对角层叠。
图4是示出了对于低总气流率和高总气流率两者，将APF底部临界尺寸(BCD)的数据示出为衬底上位置的函数的图。
图5是示出了对于两种不同的H2/N2比率，将APF底部CD的数据示出为衬底上位置的函数的图。
图6是示出了将APF刻蚀形状示出为电功率的函数的图。
图7是示出了对于两种不同的阴极温度，将APF底部CD的数据示出为衬底上位置的函数的图。
图8是示出了将APF底部CD的数据示出为衬底上位置的函数以及中性粒子调谐单元(neutral species tuning unit)(NSTU)的函数的图。
具体实施方式
本发明的实施例利用了用APF进行刻蚀的优点，并且减少了弯曲且提供了大于80％底部对顶部比率。本发明的实施例可以在电容耦合等离子处理室中实施。由Daniel Hoffman等人于2001年12月19日递交的题为“Plasma Reactor with Overhead RF Electrode Tuned to the Plasma”并被转让给本受让人的美国专利第7,030,335号中描述了这种处理室，其全部内容通过引用结合于此。以下将参照图1提供对美国专利第7,030,335号中详细描述的该电容耦合等离子处理室的简单说明。应该理解，本发明可以在其他处理室中实现。
图1是根据本发明的一个实施例用于刻蚀衬底的电容耦合等离子处理室的剖视图。等离子处理室100包括用于支撑衬底110的衬底支撑105。半导体环115围绕衬底110。半导体环115由电介质(石英)环120支撑在接地室体127上。在一个实施例中，电介质(石英)环120具有约10mm的厚度和约4的介电常数。室100在顶部由盘形顶架铝电极界定边界，盘形顶架铝电极以在衬底110上方预定的间隙长度通过电介质(石英)密封支撑在接地室体127上。顶架电极125可以是诸如铝之类的金属，其内表面覆盖有半金属材料(例如，Si或SiC)。或者，内表面本身可以是半金属材料。RF发生器150将RF功率施加到顶架电极125。来自发生器150的RF功率通过与发生器150匹配的同轴电缆162耦合到与电极125连接的同轴短线135。短线135具有特征阻抗、共振频率，并提供了电极125与50欧姆同轴电缆162或RF发生器150的路面推定部分50欧姆输出之间的阻抗匹配，其在美国专利第7,030,335号中更完整地描述。室体连接到RF发生器150的RF返回线(RF地线)。从顶架电极125到RF地线的RF路径受半导体环115、电介质环120和电介质密封130的电容的影响。衬底支撑105、衬底110和半导体环115提供了对于施加到电极125的RF功率的主要RF返回路径。
包括顶架电极125和电介质密封130的顶架电极组件126的相对于RF返回线或地线测量的电容可以是180微微法。电极组件电容受到电极面积、间隙长度(衬底支撑与顶架电极之间的距离)的影响，并还受到影响杂散电容的因素(尤其是电介质环120和密封130的介电值，其接着受到所采用的材料的介电常数和厚度的影响)的影响。通常，电极组件的电容在大小上等于或约等于特定源功率频率、等离子体密度和工作压力时等离子体的负电容，其将在以下讨论。
同轴短线135被构造为进一步有助于整体系统的稳定性、较宽的处理窗口能力以及许多其他有价值的优点。它包括内圆筒导体140和外同心圆筒导体145。在图1中由阴影线表示的绝缘体147填充了内导体140与外导体145之间的空间。外导体145可以具有约4英寸的直径，内导体140可以具有约1.5英寸的直径。由内导体140、外导体145的半径和绝缘体147的介电常数确定短线特征阻抗。在一个实施例中，短线135具有65的特征阻抗。通常，短线特征阻抗比源功率输出阻抗大约20％-40％。短线135具有约29英寸的轴向长度，其在220MHz时为四分之一波长，从而具有在220MHz附近的共振，以与210MHz的VHF源功率频率大致匹配同时也略微偏移。
在沿着短线135的轴向长度的特定点设置管口160用于将来自RF发生器150的RF功率施加到短线135。发生器150的RF功率端子150b和RF返回端子150a在短线135上的管口160处分别连接到内导体140和外导体145。经由具有与发生器150的输出阻抗(例如，50欧姆)匹配的特征阻抗的发生器到短线同轴电缆162进行这些连接。在短线135的远端135a处的末端导体165将内导体140和外导体145短接在一起。在作为短线135的非短接端的近端135b处，外导体145经由环形导电壳体或支撑175连接到室体，而内导体140经由导电圆筒或支撑176连接到顶架电极125的中心。电介质环180保持在导电圆筒176与电极125之间并将两者隔开。
内导体140能够对于诸如处理气体和冷却剂之类的设施提供管路。此特征的主要优点在于，与常规的等离子处理室不同，气体管线170和冷却剂管线173不会跨越较大的电势差。因为这种设计允许较小的电势差，所以管路可以由金属制成，其对于该目的而言是更便宜且更可靠的材料。金属气体管线170供给在顶架电极125中或与顶架电极125相邻的气体入口172，而金属冷却剂管线172供给顶架电极125内的冷却剂通路或水套174。在顶架电极125中或与顶架电极125相邻的气体入口172可以被构造为内外气体分配歧管。在一个实施例中，内外气体分配歧管形成内环和外环，对各个环的流动可以调节。因为可以相对于流动到晶片的外侧部分的气体调节流动到晶片内侧部分的气体，所以这种气体分配系统允许在晶片上更好的均匀性。
在一个工作示例中，中性粒子是氩，等离子电子频率是约230MHz，RF源功率频率是约210MHz，室压在10毫托至200毫托，并且施加足够的RF功率，使得等离子体密度在109与1012cc-1之间。在这些条件下，等离子体通常具有-50至-400微微法的负电容。可以为诸如电介质刻蚀、金属刻蚀和CVD之类的不同应用将等离子体电容调节并优化到特定期望范围，并在VHF源功率频率的情况下具有负值。通过使用等离子体的这些特性，可以通过使电极电容和处理室的频率匹配特征相匹配来优化处理条件。
图2A是示出了根据本发明的实施例，使用电容耦合高频等离子电介质刻蚀室用于以高光刻掩模(PR)选择性和高刻蚀率刻蚀APF的步骤的流程图。如以下参照图3所讨论的，可以在CMOS器件300的制造期间使用在图2A的流程图中所示的处理。当刻蚀系统准备好用于接收半成品的CMOS器件MG_ECU300时，该方法在210开始。在220，通过将晶片传送到诸如静电卡盘之类的基座上，来将半成品的CMOS器件引入处理室。半成品的CMOS晶片已经经历了包括沉积、图案化和光阻刻蚀的数个处理，并具有底部防反射层和电介质防反射层(PR BARC DARC)330A。可以在与APF相同室中制造图案的相同处理中刻蚀(PR BARC DARC)330A。将在以下参照图3A详细描述用于刻蚀(PR BARC DARC)层330A的化学处理。
在230，将H2、N2和CO气体混合。可以通过供应H2、N2和CO的各个气体并在它们被引入处理室之前允许它们在一个室内混合，来进行H2、N2和CO气体的混合。或者，H2、N2和CO气体可以预先混合，存储在气缸内并根据需要供应到处理室。接着，在240，将H2/N2/CO气体混合物引入处理室。在如图1所示的处理室中，通过气体管线170和气体入口172将H2/N2/CO气体混合物引入处理室。气体入口172可以包括内分配环和外分配环，其允许在晶片的中心和晶片的边缘不同地调节气流。在一个实施例中，通过混合约300sccm的H2、约300sccm的N2和25-100sccm之间的CO来准备气体混合物。如果使用50sccm的CO，则此混合物可以被设定为使得H2:N2的比率是1:1。在其他实施例中，H2:N2的比率在从1:3至1:1的范围内，且N2:CO的比率在从6:1至1:1的范围内。在250，通过调节流率、泵吸速度或调节两者来达到处理压力。因为如以下参照图4所述，流率可以影响晶片属性，所以流率可以被设定为特定值并且可以使用泵和阀来调节该压力。例如，可以通过对连接到真空泵的阀进行节气调节来调节该压力。如果期望低压则连接到真空泵的阀可以打开，而如果期望较高的压力，则该阀可以关闭。在一个实施例中，将H2/N2/CO气体混合物流率设定为250sccm至1300sccm之间，并且压力维持在20毫托和200毫托之间。在一个具体示例中，压力维持在约100毫托。
接着，在260，使用源功率产生导电耦合等离子体。取决于应用，该源功率在从0瓦至2300瓦的范围内。在一个具体应用中，将源功率设定为2000瓦。一旦建立了这些处理条件并已经产生了等离子体，则在270刻蚀晶片。可以通过测量持剑或结束点检测来控制刻蚀。如果使用计时器，则刻蚀晶片达已经预定的某个时间，以刻蚀合适量的材料。如果使用结束点检测来停止处理，则刻蚀衬底，直到结束点监测器确定已经从晶片去除了足够的材料。在一个实施例中，通过切断气流和源功率来停止刻蚀。一旦完成刻蚀处理，在步骤280从刻蚀室移除已刻蚀的晶片并发送到下一个处理工序。
图2B是示出了根据本发明的另一个实施例，用于刻蚀APF的图2A的步骤以及施加偏压功率的额外步骤的流程图。在本发明的此实施例中，如上参照图2A所述刻蚀晶片，但是还将偏压功率施加到晶片。以下将参照图4至图8描述在刻蚀期间将偏压功率施加到晶片的优点。在一个实施例中，通过使用连接到能够使晶片偏压的电源的静电卡盘或其他一些晶片支撑，来实现将偏压功率施加到晶片。可以通过产生13.56MHz的功率的RF电源来供应偏压功率。偏压功率可以在从0瓦和1000瓦之间的范围内。在一个具体应用中，偏压功率是约900瓦。
图2C是示出了根据本发明的另一个实施例，用于刻蚀APF的图2B的步骤以及调节衬底的温度的额外步骤的流程图。在本发明的此实施例中，如上参照图2B所述在将偏压功率供应到晶片的情况下刻蚀晶片。以下将参照图7描述在刻蚀期间调节晶片温度的优点。在一个实施例中，通过用加热器加热晶片来将晶片的温度调节到油路20℃和60℃之间。加热器可以是位于介电卡盘内的电阻加热器或一些其他加热器，例如灯。
图2A、2B和2C示出了各种处理，例如在240将气体引入处理室，在250实现处理压力，在235将偏压功率施加到晶片，在225设定晶片温度，以及在260施加源功率以产生电容耦合等离子体。本发明不限于执行这些前述处理一个特定顺序。这些处理的顺序可以根据本发明的不同实施例进行互换。例如，在引入气体混合物之前设定晶片温度可以是有利的。或者在引入气体混合物之前施加偏压功率可以是有利的。
图3A-3B示出了根据本发明的一个实施例，使用刻蚀技术的刻蚀前和刻蚀后的栅对角层叠。
图3A图示了在刻蚀APF层之间的半成品CMOS器件300，其包括衬底310A、SiN层315A、氧化物层320A、APF层325A和PR BARC/DARC层330A。APF层通常包括SiON和碳的膜。PR BARC/DARC层通常包括光阻(PR)层、底部防反射涂覆(BARC)层以及电介质防反射涂覆(DARC)层。BARC层包括沉积在金属或多晶硅的顶部上的光吸收金属层(通常为氮化钛)以提高光刻性能。DARC层包括沉积在金属或多晶硅的顶部上的非反射非能量吸收无机电介质层以提高光刻性能。DARC层使得可以精确地将掩模图案转印到光阻上。
在本发明的一个实施例中，衬底310A可以是硅衬底。如果CMOS器件是PMOS，则衬底可以是n型衬底，而如果CMOS器件是NMOS，则衬底可以是p型衬底。用作阻挡层的SiN层315A直接沉积到衬底310A上。氧化物层320A在SiN层315A之后沉积，使得SiN层315A位于氧化物层320A以下。在一些实施例中，氧化物层320A包括掺杂有硼和磷两者的二氧化硅层，其称为硅酸硼磷玻璃(BPSG)层。SiN层315A用作对硼和磷从BPSG层扩散到衬底310A内的阻挡。在BPSG层自身的诸如再流动和增浓之类的高温处理期间可能发生这种扩散。
APF层325A再氧化物层320A之后沉积，使得APF层325A位于氧化物层320A以上。APF层325A是诸如无定形碳/DARC层叠膜之类的可剥离硬掩模。PR BARC/DARC层330A在APF层325A之后衬底，使得PRBARC/DARC层330A在APF层325A之后沉积，使得PR BARC/DARC层330A位于APF层325A以上。PR BARC/DARC层330A是已经图案化的光阻层，用于进一步刻蚀光阻以下的层叠。
PR BARC/DARC层330A包括已经通过刻蚀掉该层的一些部分形成的图案。已经使用CF4/CHF3刻蚀剂刻蚀了PR BARC/DARC层330A。
图3B图示了根据本发明的一个实施例，在利用已经参照图2A-2C描述的方法刻蚀了APF层之后如图3A所示的半成品CMOS器件300B。已经使用H2/N2/CO气体混合物刻蚀APF层325B得到半成品CMOS器件300B。此后使用不同刻蚀剂刻蚀结构的其余部分。例如，使用诸如C4F6/C4F8之类的刻蚀剂刻蚀氧化物层320A。相似地，使用CH2F2/CHF3刻蚀剂来刻蚀SiN层315A。
在一个应用中，使用多步刻蚀处理或两步刻蚀处理来刻蚀接触开口以穿过包括BPSG的氧化物层320B，以及SiN层315B。在一个实施例中，第一刻蚀有选择地相对于SiN层315B中的氮化硅刻蚀氧化物层320B中的二氧化硅，并停止在SiN层315B上。除了用作刻蚀停止层之外，SiN层315B还保护其下的活性区域避免受到氧化刻蚀期间释放的离子氧的损伤。在完成刻蚀之后，使用氮化刻蚀步骤以清洁SiN层315B，而不会损伤半导体器件结构的侧壁。
图4是示出对于低总气流率和高总气流率两者，将APF底部临界尺寸(BCD)的数据示出为衬底上位置的函数的图。图4图示了与H2/N2/CO气体混合物的较低总流率相比，H2/N2/CO气体混合物的较高流率产生较差形状并且较小底部CD。此外，相比H2/N2/CO气体混合物的较低流率，在H2/N2/CO气体混合物的较高流率的情况下底部CD也更差。通过降低H2/N2/CO气体混合物的流率，改善了竖直形状并提高了CD均匀性。本发明的实施例通过调节总流率提高了底部CD均匀性，并最小化或去除了底切(undercut)。这些方法还改善了对于所形成的特征部的竖直形状。
图5是示出了对于两种不同的H2/N2比率，将APF底部CD的数据示出为衬底上位置的函数的图。图5图示了在H2/N2/CO气体混合物中的较低H2/N2比率导致更好的底部CD均匀性。在图5中，表示了对于H2/N2＝1:1和H2/N2＝3:1的比率的数据。
在一些应用中，有利的是将较低的H2/N2/CO气体混合物的总流率和较低的H2/N2比率相结合以得到良好的形状和良好的均匀性两者。在本发明的另一个实施例中，如参照图6所述，可以使用较高的源功率并结合或代替较低的H2/N2比率以提高均匀性。
以较低H2/N2比率处理晶片还改善了微粒控制，其导致更高的成品率。在使用H2/N2/CO气体混合物的APF刻蚀步骤的一个示例中，微粒增加物(particle adder)在从50至150的范围内，平均为100。在此示例中，在刻蚀处理期间在微粒中没有尖刺或向上趋势。微粒源疑似来自在APF步骤之前H2/N2与氟(F)产物的反应。因为室内H将与F反应，形成非挥发性的产物，所以此反应容易成为微粒的来源。因为较低的H2/N2比率导致室内更少的H，所以H与F之间反应的机会更小，因此形成微粒的机会更小，其带来了改善的微粒控制。
图6是示出了将APF刻蚀形状示出为电功率的函数的图。图6图示了随着源功率从1500瓦增大到2000瓦，刻蚀率(ER)和刻蚀率均匀性比例(ER U％)从4310A/min和7.7％改善到5490A/min和3.1％。当源功率增大500瓦时，ER快了27％。将源功率从1500瓦增大到2000瓦没有影响底部CD和均匀性，但是带来了更好的形状。
偏压功率也可以对晶片属性带来影响。在一个实施例中，将13.56MHz的偏压功率供应到晶片。增大偏压功率可以显著影响电介质防反射涂覆(DARC)选择性。例如，当13.56MHz的偏压功率从900瓦增大到1500瓦时，DARC层被完全去除，导致顶部展开的APF形状。因此，偏压功率的减小可以导致DARC集成度的提高。
图7是示出了对于两种不同的阴极温度，将APF底部CD的数据示出为衬底上位置的函数的图。图7图示了当阴极温度从40℃改变到15℃时底部CD的形状变差。温度对底部CD均匀性的效应是由于在更高的温度下APF刻蚀步骤期间的DARC ER更慢。但是，因为温度升高似乎不会对底部CD产生主要的影响，所以刻蚀均匀性影响可能是因为对于15℃情况下相同步骤时更大的OE％。此外，根据晶片中心和晶片边缘之间的测量，相比阴极温度被设定在15℃时，当阴极温度设定在40℃时，APF被更慢和更均匀地刻蚀。
图8是示出了将APF底部CD的数据示出为衬底上位置的函数以及中性粒子调谐单元(NSTU)的函数的图。NSTU用于通过双区域喷头控制气体流率。在一个实施例中，标准NSTU被界定为流入晶片外边缘的气体与流向晶片中心的气体的比率。例如，在此实施例中，3NSTU表示总气体的75％流向晶片的外边缘而气体的25％流向晶片的中心。NSTU用于调谐由聚合物分布引起的中心和边缘差，其接着将影响诸如形状、CD、PR选择性、残余物或甚至刻蚀率之类的刻蚀性能。图8图示了当NSTU在高达1以内的范围内时底部CD更加均匀，但是当NSTU在从1至4的范围内时底部CD变得较不均匀。此外，在NSTU设定为1的情况下，整个晶片伤的底部CD范围较小。
图4至图8图示了使用H2/N2/CO气体混合物的处理中的流率可以导致高APF刻蚀率、高PR选择性和可控的APF掩模CD。此外，将H2/N2/CO气体混合物处理与高频和低频RF功率相结合放大了处理窗口。将H2/N2/CO气体混合物处理与双气体供给盖、NSTU和CSTU相结合提高了刻蚀率均匀性。此外，使用较稀的H2/N2/CO气体混合物化学处理去除了聚合物的形成，该聚合物的形成将增加处理室时间。
本领域的技术人员还将认识到，虽然以上已经针对优选实施例描述了本发明，但是本发明不限于此。上述本发明的各种特征和方面可以单独或结合地使用。此外，虽然已经在特定环境下的实现方式和用于特定应用的上下文中描述了本发明，但是本领域的技术人员将认识到，本发明的有利之处不限于此，并且本发明能够以任何数量的环境和实现方式加以利用。

Claims (15)

1.一种刻蚀先进图案膜(APF)的方法，包括以下步骤：
将包括APF层的晶片提供到处理室中，其中所述处理室构造有以约162MHz工作的电源；
将处理气体供应到所述室中，其中所述处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)，并且H2:N2的比率是约1:1；
使用所述162MHz电源施加源功率；以及
将偏压功率施加到所述晶片。
2.根据权利要求1所述的方法，其中通过在将所述处理气体供应到所述处理室中之前将300sccm的H2、300sccm的N2和25-100sccm的CO混合来准备所述处理气体。
3.根据权利要求1所述的方法，其中通过在将所述处理气体供应到所述处理室中之前将300sccm的H2、300sccm的N2和50sccm的CO混合来准备所述处理气体。
4.根据权利要求1所述的方法，其中所述源功率在0瓦和2300瓦之间的范围内。
5.根据权利要求1所述的方法，其中所述偏压功率在0瓦和1000瓦之间的范围内。
6.根据权利要求1所述的方法，还包括维持约100毫托的处理压力。
7.一种刻蚀先进图案膜(APF)的方法，包括以下步骤：
将包括APF层的晶片提供到处理室中，其中所述处理室构造有以约162MHz工作的电源；
将处理气体供应到所述室中，其中所述处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)，并且H2:N2的比率是约3:1；
将约2000瓦的功率施加到以162MHz工作的所述电源；
将约900瓦的偏压施加到所述晶片；以及
维持约100毫托的处理压力。
8.根据权利要求7所述的方法，其中通过在将所述处理气体供应到所述处理室中之前将450sccm的H2、150sccm的N2和25-100sccm的CO混合来准备所述处理气体。
9.一种刻蚀先进图案膜(APF)的方法，包括以下步骤：
将包括APF层的晶片提供到处理室中，其中所述处理室构造有以约162MHz工作的电源；
将所述晶片的温度调节在油路20℃与60℃之间；
将处理气体供应到所述室中，其中所述处理气体包括氢气(H2)、氮气(N2)和一氧化碳气体(CO)；
使用所述162MHz电源施加源功率；
将偏压功率施加到所述晶片；以及
维持约100毫托的处理压力。
10.根据权利要求9所述的方法，其中在所述处理气体中的所述H2和所述N2具有约1:1的H2:N2的比率。
11.根据权利要求10所述的方法，其中通过在将所述处理气体供应到所述处理室中之前将300sccm的H2、300sccm的N2和25-100sccm的CO混合来准备所述处理气体。
12.根据权利要求9所述的方法，其中在所述处理气体中的所述H2和所述N2具有约3:1的H2:N2的比率。
13.根据权利要求12所述的方法，其中通过在将所述处理气体供应到所述处理室中之前将450sccm的H2、150sccm的N2和25-100sccm的CO混合来准备所述处理气体。
14.根据权利要求9所述的方法，其中所述源功率在0瓦和2300瓦之间的范围内。
15.根据权利要求9所述的方法，其中所述偏压功率在0瓦和1000瓦之间的范围内。
CNA2008101324002A 2007-07-16 2008-07-16 用于在刻蚀室中使用先进图案膜进行刻蚀的方法 Pending CN101393847A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/778,239 US20090023294A1 (en) 2007-07-16 2007-07-16 Method for etching using advanced patterning film in capacitive coupling high frequency plasma dielectric etch chamber
US11/778,239 2007-07-16

Publications (1)

Publication Number Publication Date
CN101393847A true CN101393847A (zh) 2009-03-25

Family

ID=39884821

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008101324002A Pending CN101393847A (zh) 2007-07-16 2008-07-16 用于在刻蚀室中使用先进图案膜进行刻蚀的方法

Country Status (6)

Country Link
US (1) US20090023294A1 (zh)
EP (1) EP2017878A3 (zh)
JP (1) JP2009021605A (zh)
KR (1) KR20090008130A (zh)
CN (1) CN101393847A (zh)
TW (1) TW200913053A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103151457A (zh) * 2011-12-07 2013-06-12 三星电子株式会社 磁性器件及其制造方法
CN104425223A (zh) * 2013-08-28 2015-03-18 中芯国际集成电路制造(上海)有限公司 图形化方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5710546B2 (ja) 2012-04-27 2015-04-30 信越化学工業株式会社 パターン形成方法
KR102070400B1 (ko) * 2012-06-29 2020-01-28 주성엔지니어링(주) 기판 처리 장치 및 기판 처리 방법
KR102156390B1 (ko) * 2016-05-20 2020-09-16 어플라이드 머티어리얼스, 인코포레이티드 반도체 처리를 위한 가스 분배 샤워헤드

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975144A (en) * 1988-03-22 1990-12-04 Semiconductor Energy Laboratory Co., Ltd. Method of plasma etching amorphous carbon films
US7030335B2 (en) 2000-03-17 2006-04-18 Applied Materials, Inc. Plasma reactor with overhead RF electrode tuned to the plasma with arcing suppression
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7432210B2 (en) * 2005-10-05 2008-10-07 Applied Materials, Inc. Process to open carbon based hardmask
US7510976B2 (en) * 2006-04-21 2009-03-31 Applied Materials, Inc. Dielectric plasma etch process with in-situ amorphous carbon mask with improved critical dimension and etch selectivity

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103151457A (zh) * 2011-12-07 2013-06-12 三星电子株式会社 磁性器件及其制造方法
CN103151457B (zh) * 2011-12-07 2017-09-01 三星电子株式会社 磁性器件及其制造方法
CN104425223A (zh) * 2013-08-28 2015-03-18 中芯国际集成电路制造(上海)有限公司 图形化方法
CN104425223B (zh) * 2013-08-28 2017-11-03 中芯国际集成电路制造(上海)有限公司 图形化方法

Also Published As

Publication number Publication date
EP2017878A3 (en) 2010-02-10
KR20090008130A (ko) 2009-01-21
US20090023294A1 (en) 2009-01-22
EP2017878A2 (en) 2009-01-21
JP2009021605A (ja) 2009-01-29
TW200913053A (en) 2009-03-16

Similar Documents

Publication Publication Date Title
US9786503B2 (en) Method for increasing pattern density in self-aligned patterning schemes without using hard masks
CN1953146B (zh) 对碳基硬掩模进行开口的方法
CN101692423B (zh) 等离子体蚀刻方法
CN100358107C (zh) 等离子体刻蚀有机抗反射涂层的方法
US20070295455A1 (en) Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
US20090191711A1 (en) Hardmask open process with enhanced cd space shrink and reduction
US11243465B2 (en) Plasma treatment method to enhance surface adhesion for lithography
US20060163202A1 (en) Plasma etching method
KR20100100632A (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체
JPH0982495A (ja) プラズマ生成装置およびプラズマ生成方法
JPH038580B2 (zh)
CN101393847A (zh) 用于在刻蚀室中使用先进图案膜进行刻蚀的方法
EP0945896B1 (en) Plasma etching method
TW202004910A (zh) 用於低深寬比堆疊圖案化的方法和系統
TW201735191A (zh) 以選擇的蝕刻劑氣體混合物與操作變數之調變修整無機光阻
US20100248487A1 (en) Method and apparatus for elimination of micro-trenching during etching of a hardmask layer
US7217665B2 (en) Method of plasma etching high-K dielectric materials with high selectivity to underlying layers
US11651965B2 (en) Method and system for capping of cores for self-aligned multiple patterning
US11244804B2 (en) Etching method, plasma processing apparatus, and processing system
KR20120100834A (ko) 반도체 장치의 제조 방법 및 컴퓨터 기록 매체
US20230395391A1 (en) Ruthenium carbide for dram capacitor mold patterning
TWI837338B (zh) 基板處理方法及基板處理裝置
WO2024125303A1 (zh) 一种晶圆处理方法及用于晶圆处理的刻蚀-沉积一体设备
US20240136229A1 (en) Channel uniformity horizontal gate all around device
US20050098536A1 (en) Method of etching oxide with high selectivity

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090325