KR20090008130A - 용량성 결합 고주파수 플라즈마 유전체 식각 챔버에서강화된 패터닝 막을 식각하는 방법 - Google Patents

용량성 결합 고주파수 플라즈마 유전체 식각 챔버에서강화된 패터닝 막을 식각하는 방법 Download PDF

Info

Publication number
KR20090008130A
KR20090008130A KR1020080067420A KR20080067420A KR20090008130A KR 20090008130 A KR20090008130 A KR 20090008130A KR 1020080067420 A KR1020080067420 A KR 1020080067420A KR 20080067420 A KR20080067420 A KR 20080067420A KR 20090008130 A KR20090008130 A KR 20090008130A
Authority
KR
South Korea
Prior art keywords
gas
sccm
wafer
etching
process gas
Prior art date
Application number
KR1020080067420A
Other languages
English (en)
Inventor
주디 왕
슁-리 성
샤우닝 마
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20090008130A publication Critical patent/KR20090008130A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

보잉(bowing)을 감소시키고, 바닥부-대-천장부 비율을 개선하기 위하여 강화된 패턴 막(APF: advanced pattern film)을 사용하여 웨이퍼를 식각하는 방법은, APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 - , 챔버로 프로세스 가스를 공급하는 단계, 162 MHz 전력원을 사용하여 소스 전력을 인가하는 단계, 및 웨이퍼에 바이어스 전력을 인가하는 단계를 포함한다. 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함한다. H2:N2의 비율은 약 1:1이다. 부가적으로, 웨이퍼 온도는 식각 특성을 개선하기 위하여 조정된다.

Description

용량성 결합 고주파수 플라즈마 유전체 식각 챔버에서 강화된 패터닝 막을 식각하는 방법{METHOD FOR ETCHING USING ADVANCED PATTERNING FILM IN CAPACITIVE COUPLING HIGH FREQUENCY PLASMA DIELECTRIC ETCH CHAMBER}
본 발명의 측면들은 일반적으로 반도체 소자 분야 및 이러한 반도체 소자들의 제조에 관한 것이다. 특히, 본 발명은 개선된 패터닝 막들(APF: advanced patterning films)을 식각하기 위한 방법 및 장치에 관한 것이다.
컴퓨터가 보다 빠르고 보다 강력해짐에 따라, 이러한 컴퓨터들을 구동시키는 반도체 소자들은 보다 작아지고 보다 복잡해지고 있다. 많은 현재의 반도체 소자들은 CMOS(complimentary metal-oxide-semiconductor) 트랜지스터들 및 캐패시터들로 만들어지며, CMOS 트랜지스터들은 일반적으로 소스, 드레인 및 게이트를 포함한다. 게이트는 때때로 게이트 스택(gate stack)으로 불리는데, 이는 게이트가 게이트 전극 및 하부 게이트 유전체와 같은 다수의 컴포넌트들을 포함할 수 있기 때문이다. 측벽 스페이서들(또한 스페이서들 또는 스페이서층들로 불리는)은 게이트 구조물에 인접할 수 있으며, 일반적으로 산화물층 및 질화물층 컴포넌트를 포함한다.
CMOS 소자들은 다수의 컴퓨터들에서 발견되는 공통의 반도체 소자들이지만, 이러한 것들은 제조하기가 점점 어려워지고 있다. CMOS 소자들을 제조하는 것이 보다 어려워지고 있는 한 이유는 이러한 소자들이 더 작아지고 있고, 따라서 각각의 CMOS 소자와 연관된 공차(tolerance)가 더 엄격해지고 있다는 것이다. 그러한 CMOS 소자들을 제조하는 한 방법은, 그러한 마스크 아래에(즉, 하부층상에) 배치된 물질층상에 강화된 패터닝 막들을 포함하는 패터닝된 마스크(예를 들어, 포토레지스트 마스크)를 형성하는 단계 및 그 후 식각 마스크로서 패터닝된 포토레지스트 마스크를 사용하여 물질층을 식각하는 단계를 포함한다. 강화된 패터닝 막들(APF)은 트림(trim) 프로시져에서 스핀-온(spin-on) ARC를 교체하는데 사용될 수 있는 제거가능한 하드마스크(비정질 탄소/DARC 스택 막)이다. 식각 마스크는 일반적으로 하부층(또는 층들)에서 형성될(또는 식각될) 구조물의 복제품이다. 마찬가지로, 식각 마스크는 하부층(들)에서 형성되고 있는 구조물들과 동일한 지형적 치수를 갖는다.
식각 프로세스의 변수들의 제조는 식각되고 있는 웨이퍼들의 그룹 내에 형성된 구조물들(예를 들어, 뱃치(batch) 또는 로트(lot))의 치수들에 대한 폭 넓은 통계적 분포(예를 들어, 큰 σ, 여기서 σ는 표준 편차임)를 초래할 수 있다. 또한, 제조 프로세스에서의 변화성은 단일 웨이퍼내에 구조적 치수들에서의 통계적 분포를 또한 야기할 수 있다.
예를 들어, CMOS 소자들의 제조 동안에, 트렌치들은 종종 물질들로 식각된다. 종종 트렌치의 최상부에서의 개구가 트렌치의 바닥부에서의 개구에 매우 가까 운 치수인 우수한 종횡비를 갖는 트렌치들을 식각하는 것이 바람직하나, 그러한 결과를 얻는 것은 어렵다. 캘리포니아 산타 클라라의 어플라이드 머티리얼스 사로부터 이용가능한 Advanced Patterning Film™(APF)는 식각된 트렌치들에서 최상부-대-바닥부 비를 개선하는데 매우 효과적이다. APF 해결책은 강화된 높은 종횡비 컨택 식각을 가능하게 하기 위하여 유전체 반사방지 코팅(DARC)과 벗길 수 있는 CVD 탄소 하드마스크 기술을 결합시키는 듀얼-층 패터닝 막 스택을 사용한다. 폴리실리콘 및 산화물에 대한 그것의 높은 선택도로, APF는 식각 프로세스의 예외적 제어를 제공한다.
APF 해결책을 사용하는 식각 프로세스들은 트렌치들의 최상부와 바닥부 사이에 종횡비를 개선하지만, APF의 단독적 식각은 트렌치의 중앙이 외부로 구부려지는 보잉(bowing) 프로파일을 나타낼 수 있다. 부가적으로, APF를 이용한 식각은 식각된 트렌치들의 바닥부-대-최상부 비율을 개선하지만, 그 비율은 많은 경우에 여전히 80% 미만이다. 임계적 치수들이 더 작아짐에 따라, 이러한 효과들은 더욱 문제가 많아진다.
따라서, 보잉을 감소시키고 80%를 초과하는 바닥부-대-최상부 비율을 갖는 트렌치들을 갖는 소자들을 만들면서, APF의 장점들을 취하는 반도체 소자들에서 트렌치들을 식각하는 시스템 및 방법이 요구된다.
본 발명의 실시예들은 APF로 식각하는 장점을 취하고, 특정 실시예들에서는, 보잉이 감소되고 바닥부-대-최상부 비율이 80%를 초과하도록 프로세스를 개선하는 시스템 및 방법들을 제공한다.
본 발명의 일실시예에서, 강화된 패턴 막(APF: advanced pattern film)을 식각하는 방법은, APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 - , 챔버로 프로세스 가스를 공급하는 단계, 162 MHz 전력원을 사용하여 소스 전력을 인가하는 단계, 및 웨이퍼에 바이어스 전력을 인가하는 단계를 포함한다. 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함한다. 일실시예에서, H2:N2의 비율은 약 1:1이다.
본 발명의 다른 실시예에서, 프로세스 가스는 프로세싱 챔버에 프로세스 가스를 공급하기 이전에 300sccm의 H2, 300sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비된다. 특정 실시예에서, 약 50sccm의 CO가 사용된다.
본 발명의 또 다른 실시예에서, 소스 전력은 0 와트 내지 2300 와트의 범위가다.
본 발명의 또 다른 실시예에서, 소스 전력은 약 2000 와트이다.
본 발명의 또 다른 실시예에서, 바이어스 전력은 1 와트 내지 1000 와트의 범위가다.
본 발명의 또 다른 실시예에서, 바이어스 전력은 약 900 와트이다.
본 발명의 또 다른 실시예에서, 프로세스 압력은 약 20 밀리토르 내지 200 밀리토르 사이에서 유지된다. 특정한 일실시예에서, 압력은 약 100 밀리토르에서 유지된다.
본 발명의 다른 실시예에서, 강화된 패턴 막(APF)을 식각하는 방법은, APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 -, 챔버로 프로세스 가스를 공급하는 단계, 162 MHz 전력원을 사용하여 소스 전력을 인가하는 단계, 및 웨이퍼에 바이어스 전력을 인가하는 단계를 포함한다. 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함한다. H2:N2의 비율은 약 3:1이다. 소스 전력은 0 와트 내지 2300 와트의 범위가다. 예를 들어, 일실시예에서, 소스 전력은 약 2000 와트이다. 바이어스 전력은 0 와트 내지 1000 와트의 범위일 수 있다. 특정한 일실시예에서, 바이어스 전력은 약 900 와트이다.
본 발명의 또 다른 실시예에서, H2:N2의 비율은 약 3:1이고, 프로세스 가스는 프로세싱 챔버에 프로세스 가스를 공급하기 이전에 450sccm의 H2, 150sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비된다. 특정 실시예에서, 약 50sccm의 CO가 사용된다.
본 발명의 또 다른 실시예에서, H2:N2의 비율은 약 3:1이고, 프로세스 압력 은 20 밀리토르와 200 밀리토르 사이에서 유지된다. 특정한 일실시예에서, 압력은 약 100 밀리토르에서 유지된다.
본 발명의 또 다른 실시예에서, 강화된 패턴 막(APF)을 식각하는 방법은, APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 -, 웨이퍼의 온도를 20℃ 내지 60℃ 사이이도록 조정하는 단계, 챔버로 프로세스 가스를 공급하는 단계, 162 MHz 전력원을 사용하여 소스 전력을 인가하는 단계, 웨이퍼에 바이어스 전력을 인가하는 단계를 포함한다. 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함한다. 소스 전력은 0 와트 내지 2300 와트의 범위일 수 있다. 예를 들어, 일실시예에서, 소스 전력은 약 2000 와트이다. 바이어스 전력은 0 와트 내지 1000 와트의 범위일 수 있다. 특정한 일실시예에서, 바이어스 전력은 약 900 와트이다.
본 발명의 또 다른 실시예에서, 웨이퍼의 온도는 약 50℃이도록 설정된다.
본 발명의 또 다른 실시예에서, 웨이퍼의 온도는 조정되며, 프로세스 가스에서 H2 및 N2는 약 1:1의 H2:N2의 비율을 갖는다. 이러한 실시예의 일예에서, 프로세스 가스는 프로세싱 챔버에 프로세스 가스를 공급하기 이전에 300sccm의 H2, 300sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비된다. 보다 특정한 다른 실시예에서는 약 50sccm의 CO가 사용된다.
본 발명의 또 다른 실시예에서, 웨이퍼 온도는 조정되고, 프로세스 가스에서 H2 및 N2는 약 3:1의 H2:N2의 비율을 갖는다. 이러한 실시예의 일예에서, 프로세스 가스는 프로세싱 챔버에 프로세스 가스를 공급하기 이전에 450sccm의 H2, 150sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비된다. 보다 특정한 다른 실시예에서는 약 50sccm의 CO가 사용된다.
본 발명의 또 다른 실시예에서, 웨이퍼 온도는 조정되고, 프로세스 압력은 20 미리토르와 200 밀리토르 사이에서 유지된다. 특정한 일실시예에서, 압력은 약 100 밀리토르에서 유지된다.
본 발명의 이러한, 그리고 다른 특징들, 측면들 및 장점들은 하기의 설명들과 첨부 도면들과 관련하여 보다 잘 이해될 수 있을 것이며, 첨부도면들은 본 발명의 실시예들을 도시한다.
본 발명의 실시예들은 보잉을 감소시키고 바닥부-최상부 비율을 80%를 초과하도록 제공하는 것뿐 아니라, APF를 이용한 식각의 장점을 취한다. 본 발명의 실시예들은 용량성 결합 플라즈마 프로세싱 챔버에서 수행될 수 있다. 그러한 프로세싱 챔버는 본 발명이 양수인에게 양도된, Daniel Hoffman 등에 의해 2001년 12월 19일자로 출원된 "Plasma Reactor with Overhead RF Electrode Tuned to the Plasma"라는 제목의 미국 특허 제7,030,335호에 개시되었으며, 이는 본 명세서에 참조로서 통합된다. 미국 특허 제7,030,335에 상세하게 용량성 결합 플라즈마 프로세싱 챔버의 간략한 설명이 하기의 도 1에 관하여 제공된다. 본 발명을 가능하 게 하는 것은 다른 프로세싱 챔버들에서 수행될 수 있음을 알 수 있다.
도 1은 본 발명의 일실시예에 따른 기판을 식각하는데 사용되는 용량성 결합 플라즈마 프로세싱 챔버(100)의 횡단면도이다. 플라즈마 프로세싱 챔버(100)는 기판(110)을 지지하는데 사용되는 기판 지지부(105)를 포함한다. 반도체 링(115)은 기판(110)을 둘러싼다. 반도체 링(115)은 유전체(석영) 링(120)에 의해 접지된 챔버 몸체(127)상에 지지된다. 일실시예에서, 유전체(석영) 링(120)은 약 10mm의 두께 및 약 4의 유전 상수를 갖는다. 챔버(100)는 유전체(석영) 밀봉에 의해 접지된 챔버 몸체(127)상에 기판 위에 미리 정해진 갭 길이에서 지지되는 디스크 형상 오버헤드(overhead) 알루미늄 전극에 의하여 최상부에서 경계가 지어진다. 오버헤드 전극(125)은 반금속 물질(예를 들어, Si 또는 SiC)로 그것의 내부 표면이 커버되는, 알루미늄과 같은 금속일 수 있다. 대안적으로, 내부 표면은 그 자신이 반금속 물질일 수 있다. RF 발생기(150)는 전극(125)에 RF 전력을 인가한다. 발생기(150)로부터의 RF 전력은 발생기(150)에 매칭된 동축 케이블(162)을 통해 전극(125)에 접속된 동축 스터브(stub)로 결합된다. 스터브(135)는 특성 임피던스, 공진 주파수를 가지고, 미국 특허 제 7,030,335호에 보다 완전히 개시되는 바와 같은, 전극(125)과 RF 전력 발생기(150)의 50옴 동축 케이블(162) 또는 50옴 출력부 사이에 임피던스 매칭을 제공한다. 챔버 몸체는 RF 발생기(150)의 RF 리턴(RF 접지)에 접속된다. 오버헤드 전극(125)으로부터 RF 접지로의 RF 통로는 반도체 링(115)의 캐패시턴스, 유전체 링(120) 및 유전체 밀봉(130)에 영향을 받는다. 기판 지지부(105), 기판(110) 및 반도체 링(115)은 전극(125)에 인가된 RF 전력에 대 한 주요 RF 리턴 통로를 제공한다.
RF 리턴 또는 접지에 관하여 측정된 전극(125), 유전체 링(120) 및 유전체 밀봉(130)을 포함하는 오버헤드 전극 어셈블리(126)의 캐패시턴스는 180 피코-패럿일 수 있다. 전극 어셈블리 캐패시턴스는 전극 영역, 갭 길이(기판 지지부와 오버헤드 전극 사이의 길이)에 의해 영향을 받고, 스트레이(stray) 캐패시턴스, 특히 유전 상수 및 이용되는 물질의 두께에 교대로 영향을 받는 밀봉부(130) 및 유전체 링(120)의 유전체 값에 영향을 주는 요인들에 의해 영향을 받는다. 보다 일반적으로, 전극 어셈블리의 캐패시턴스는 하기에서 설명되는 바와 같이, 특정 소스 전력 주파수에서 플라즈마의 네거티브 캐패시턴스, 플라즈마 밀도 및 작동 압력과 크기가 동일하거나 거의 동일하다.
동축 스텁(135)은 다수의 다른 값진 장점들 뿐 아니라, 전체 시스템 안정성, 그것의 넓은 프로세스 윈도우 능력에 추가로 기여하도록 구성된다. 그것은 내부 원통형 컨덕터(140) 및 외부 동심 원통형 컨덕터(145)를 포함한다. 도 1의 빗금으로 표시되는 절연체(147)는 내부 및 외부 컨덕터들(140, 145) 사이에 공간을 채운다. 내부 및 외부 컨덕터들(140, 145)은 니켈-코팅된 알루미늄으로 형성된다. 외부 컨덕터(145)는 약 4 인치의 직경을 가질 수 있으며, 내부 컨덕터(140)는 약 1.5 인치의 직경을 가질 수 있다. 스터브 특성 임피던스는 내부 및 외부 컨덕터들(140, 145)의 반경들 및 절연체(147)의 유전 상수에 의해 결정된다. 일실시예에서, 스터브(135)는 65의 특성 임피던스를 갖는다. 보다 일반적으로, 스터브 특성 임피던스는 약 20% 40%만큼 소스 전력 출력 임피던스를 초과한다. 스터브(135)는 또한 210 MHz의 VHF 소스 전력 주파수로부터 살짝 오프셋되는 동안에 일반적으로 매칭하도록 약 220 MHz의 공진을 갖기 위하여, 220 MHz에서 1/4 파장인 약 29 인치의 축 길이를 갖는다.
탭(160)은 RF 발생기(150)로부터 스터브(135)로 RF 전력을 인가하기 위하여 스터브(135)의 축 길이를 따라 특정 포인트에서 제공된다. 발생기(150)의 RF 전력 단자(150b) 및 RF 리턴 단자(150a)는 스터브(135)상의 탭(160)에서 각각 내부 및 외부 동축 스터브 컨덕터들(140 및 145)에 접속된다. 이러한 접속부들은 발생기(150)의 외부 임피던스(예를 들어, 약 50옴)를 매칭시키는 특성 임피던스를 갖는 발생기-대-스터브 동축 케이블(162)을 통해 이루어진다. 스터브(135)의 한쪽 단부(far end)(135a)에서 종결 컨덕터(165)는 내부 및 외부 컨덕터들(140 및 145)을 함께 단락시켜, 스터브(135)는 그것의 한쪽 단부(135)에서 단락된다. 스터브(135)의 단락되지 않은 단부인 가까운 단부(near end)에서, 외부 컨덕터(145)는 환형 도전성 하우징 또는 지지부(175)를 통해 챔버 몸체에 접속되는 반면, 내부 컨덕터(140)는 도전성 실린더 또는 지지부(176)를 통해 전극(125)의 중앙에 접속된다. 유전체 링(180)는 도전성 실린더(176) 및 전극(125) 사이에 고정되어, 그 둘을 분리시킨다.
내부 컨덕터(140)는 프로세스 가스들 및 냉각제와 같은 이용을 위한 전선관(conduit)을 제공할 수 있다. 이러한 특징의 주요한 장점은 통상적인 플라즈마 프로세싱 챔버들과 달리, 가스 라인(170) 및 냉각제 라인(173)이 큰 전위차가 걸리지 않는다는 것이다. 이러한 설계는 더 작은 전위차를 허용하기 때문에, 전선관은 그러한 목적으로 비용이 덜 들고 더 신뢰성이 있는 물질인 금속으로 만들어질 수 있다. 금속성 가스 라인(170)은 오버헤드 전극(125)에 또는 그 근처에 가스 유입구(172)를 공급하는 반면, 금속성 냉각제 라인(173)은 오버헤드 전극(125) 내에 냉각제 통로 또는 재킷(174)을 공급한다. 오버헤드 전극(125)의 또는 그 근처의 가스 유입구(172)는 내부 및 외부 가스 분배 다기관(manifold)으로서 구성될 수 있다. 일실시예에서, 내부 및 외부 가스 분배 다기관들은 각각의 링으로의 흐름이 조정될 수 있는 외부 링 및 외부 링을 형성한다. 그러한 가스 분배 시스템은 웨이퍼에 걸쳐 우수한 균일성을 허용하는데, 이는 웨이퍼의 내부 부분으로의 가스 흐름이 웨이퍼의 외부 부분으로 향하는 가스 흐름에 관하여 조정될 수 있기 때문이다.
효과적인 일실시예에서, 중성종은 아르곤이었고, 플라즈마 전자 주파수는 약 230 MHz였고, RF 소스 전력 주파수는 약 210 MHz이었으며, 챔버 압력플라즈마 밀도가 109 내지 1012 cc-1 사이이도록 충분한 RF 전력이 인가되는 10 밀리토르 내지 200 밀리토르 범위였다. 이러한 조건하에서, 플라즈마는 일반적으로 -50 내지 -400 피코-패럿의 네거티브 캐패시턴스를 갖는다. 플라즈마 캐패시턴스는 유전체 식각, 금속 식각 및 CVD와 같은 상이한 애플리케이션들에 대하여 특정 바람직한 범위로, 그리고 VHF 소스 전력 주파수에서 네거티브 값을 갖도록 조정되고 최적화될 수 있다. 플라즈마의 이러한 특성들을 활용함으로써, 처리 조건은 전극 캐패시턴스 및 프로세싱 챔버의 주파수-매칭 특징을 매칭시킴으로써 최적화될 수 있다.
도 2a는 본 발명의 일실시예에 따른, 용량성 결합 고주파수 플라즈마 유전체 식각 챔버를 사용하여 높은 포토레지스트 마스크(PR) 선택도 및 높은 식각율을 갖는 APF를 식각시키는데 사용되는 예시적인 방법을 보여주는 흐름도이다. 도 2a의 흐름도에 개시된 프로세스들은 하기에 도 3을 참조로 하여 논의되는 바와 같이, CMOS 소자(300)의 제조 동안에 사용될 수 있다. 방법은 식각 시스템이 부분적으로 제조된 CMOS 소자(300)를 수용하기 위하여 준비될 때 210에서 시작된다. 20에서, 부분적으로 제조된 CMOS 소자는 정전 척(electrostatic chuck)과 같은 페데스탈(pedestal)상으로 웨이퍼를 이송함으로써 프로세스 챔버로 유입된다. 부분적으로 제조된 CMOS 웨이퍼는 이미 증착, 포토레지스트의 패터닝 및 식각, 바닥부 반사방지 층들, 및 유전체 반사방지 층들(PR BARC DARC)(330a)를 포함하는 여러 프로세스들을 겪었다. (PR BARC DARC)(330a)는 APF가 식각될 것과 동일한 챔버에서 보여지는 패턴을 생성하기 위하여 동일하게 식각될 수 있다. (PR BARC DARC)층(330a)을 식각하는데 사용되는 화학약품들은 하기에서 도 3a를 참조로 하여 보다 상세히 개시된다.
230에서, H2, N2 및 CO 가스들이 혼합된다. H2, N2 및 CO 가스들의 혼합은 개별적인 H2, N2 및 CO 가스들을 공급함으로써 수행될 수 있으며, 가스들이 프로세스 챔버로 유입되기 이전에 챔버에서 혼합되도록 허용한다. 대안적으로, H2, N2 및 CO 가스들은 사전 혼합되고, 실린더에 저장되며, 필요에 따라 프로세스 챔버로 공급될 수 있다. 다음으로 240에서, H2/N2/CO 가스 혼합물이 프로세스 챔버로 유입된 다. 도 1에 도시된 프로세스 챔버에서, H2/N2/CO 가스 혼합물이 가스 라인(170) 및 가스 유입구(172)를 통해 프로세싱 챔버로 유입된다. 가스 유입구(172)는 가스 흐름이 웨이퍼의 중앙 및 웨이퍼의 에지에 걸쳐 상이하게 조정되도록 허용하는 내부 및 외부 분배 링들을 포함할 수 있다. 일실시예에서, 가스 혼합물은 300sccm의 H2, 300sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비된다. 50sccm의 CO가 사용된다면, 그 후 이러한 혼합물은 H2:N2의 비율이 1:1이도록 설정될 수 있다. 다른 실시예들에서, H2:N2의 비율은 1:3 내지 1:1의 범위이고, N2:CO의 비율은 6:1 내지 3:1의 범위이다. 250에서, 프로세싱 압력은 유속, 펌핑 속도 또는 둘 모두를 조정함으로써 도달된다. 유속은 도 4를 참조로 하기에 추가로 개시되는 바와 같이 웨이퍼 특성에 영향을 미칠 수 있기 때문에, 유속은 특정 값으로 설정될 수 있으며, 펌프 및 밸브들은 압력을 조정하는데 사용될 수 있다. 예를 들어, 압력은 진공 펌프로 가는 밸브 쓰로틀링(throttling)에 의하여 조정될 수 있다. 더 낮은 압력이 요구된다면, 그 후 진공 펌프로 가는 밸브는 개방될 수 있으며, 더 높은 압력이 요구된다면, 밸브는 폐쇄될 수 있다. 일실시예에서, H2/N2/CO 가스 혼합물의 유속은 250 sccm 내지 1300 sccm 사이로 설정되고, 압력은 20 밀리토르 내지 200 밀리토르 사이로 유지된다. 특정한 일실시예에서, 압력은 약 100 밀리토르에서 유지된다.
다음으로, 260에서, 소스 전력은 도전성 결합 플라즈마를 발생시키는데 사용된다. 소스 전력은 애플리케이션에 좌우되어 0 와트 내지 2300 와트 범위이다. 특정한 한 애플리케이션에서, 소스 전력은 2000 와트로 설정된다. 일단 이러한 처리 조건이 성립되면, 플라즈마가 발생되고, 웨이퍼는 279에서 식각된다. 식각은 시간 측정 또는 엔드포인트 검출 중 하나에 의해 제어될 수 있다. 타이머가 사용된다면, 그 후 웨이퍼는 정확한 양의 물질을 식각하기 위하여 이미 사전 결정된 얼마간의 시간 동안 식각된다. 엔드포인트 검출이 프로세스를 멈추기 위하여 사용된다면, 그 후 기판은 엔드포인트 검출기가 웨이퍼로부터 충분한 물질이 식각되는지를 판단할 때까지 식각된다. 일실시예에서, 식각은 가스 흐름, 및 소스 전력을 차단함으로써 중단된다. 일단 식각 프로세스가 완료되면, 식각된 웨이퍼는 단계(280)에서 식각 챔버로부터 제거되고, 다음 프로세스로 전송된다.
도 2b는 본 발명의 다른 실시예에 따른, 바이어스 전력을 인가하는 단계의 부가와 함께 APF를 식각하는데 사용된 도 2a와 관련하여 개시된 것과 유사한 다른 예시적인 방법을 보여주는 흐름도이다. 본 발명의 본 실시예에서, 웨이퍼는 도 2a를 참조로 상기 개시된 것과 같이, 그러나 웨이퍼에 공급된 바이어스 전력을 이용하여 식각된다. 식각 동안에 바이어스 전력을 웨이퍼에 공급하는 장점들은 도 4 내지 도 8을 참조로 하여 하기에 개시된다. 웨이퍼에 바이어스 전력을 공급하는 것은 일실시예에서, 정전 척, 또는 웨이퍼를 바이어싱할 수 있는 전력원에 결합되는 몇몇 다른 웨이퍼 지지대를 사용함으로써 수행된다. 바이어스 전력은 13.56 MHz 전력을 발생시키는 RF 전력 공급부에 의해 공급될 수 있다. 바이어스 전력은 0 와트 내지 1000 와트 범위일 수 있다. 하나의 특정한 애플리케이션에서, 바이어스 전력은 약 900 와트이다.
도 2c는 본 발명의 다른 실시예에 따른, 기판의 온도를 조정하는 것의 부가와 함께 APF를 식각하는데 사용되는 도 2b와 관련하여 개시된 것과 유사한 또 다른 예시적인 방법을 보여주는 흐름도이다. 본 발명의 이러한 실시예에서 웨이퍼는 도 2b를 참조로 하여 상기 개시된 것과 같이, 그러나 웨이퍼에 공급된 바이어스 전력을 이용하여 식각된다. 식각 동안에 웨이퍼 온도를 조정하는 장점들은 도 7을 참조로 하여 하기에 개시된다. 웨이퍼의 온도를 20℃ 내지 60℃ 사이이도록 조정하는 것은 일실시예에서 히터로 웨이퍼를 가열하는 단계에 의하여 수행된다. 히터는 정전 척 내에 위치된 저항성 히터 또는 램프와 같은 몇몇 다른 히터일 수 있다.
도 2a, 2b, 2c는 240에서 프로세스 챔버로 가스를 유입시키는 단계, 250에서 프로세스 압력을 달성하는 단계, 235에서 웨이퍼로 바이어스 전력을 인가하는 단계, 225에서 웨이퍼 온도를 설정하는 단계, 및 260에서 용량성 결합 플라즈마를 발생시키도록 소스 전력을 인가하는 단계와 같은 다양한 프로세스들을 보여준다. 본 발명은 이러한 언급된 프로세스들을 수행하기 위한 임의의 한 특정한 순서로 제한되지 않는다. 이러한 프로세스들의 순서는 본 발명의 상이한 실시예들에 따라 교환될 수 있다. 예를 들어, 가스 혼합물을 유입시키는 단계 이전에 웨이퍼 온도를 설정하는 것이 바람직할 수 있다. 대안적으로, 가스 혼합물을 유입시키는 단계 이전에 바이어스 전력을 인가하는 것이 바람직할 수 있다.
도 3a-3b는 본 발명의 일실시예에 따른, 식각 기술들을 사용한 식각 이전 및 이후에 게이트 전극 스택을 보여준다.
도 3a는 기판(310a), SiN층(315a), 산화물층(320a), APF층(325a), 및 PR BARC/DARC층(330a)을 포함하는 APF층을 식각하기 이전에 부분적으로 제조된 CMOS 소자(300)를 도시한다. APF층은 일반적으로 SiON 및 탄소의 막들을 포함한다. PR BARC/DARC층들은 일반적으로 포토레지스트(PR)층 바닥부 반사방지 코팅(BARC)층들, 및 유전체 반사방지 코팅(DARC)층들을 포함한다. BARC층들은 포토리소그래피 성능을 개선하기 위하여 금속 또는 폴리실리콘의 최상부상에 증착된 광흡수 금속층(통상적으로 티타늄 질화물)을 포함한다. DARC층들은 포토리소그래피 성능을 개선하기 위하여 금속 또는 폴리실리콘의 최상부상에 증착된 비반사성의 비에너지 흡수성 무기 유전체층을 포함한다. DARC층들은 포토레지스트위에 마스크 패턴을 정확하게 전사하는 것을 가능하게 한다.
본 발명의 일실시예에서, 기판(310a)은 실리콘 기판일 수 있다. CMOS 소자가 PMOS라면, 그 후 기판은 n-타입 기판일 수 있는데 반하여, MOS 소자가 NMOS라면, 그 후 기판은 p-타입 기판일 수 있다. 배리어층으로서 기능하는 SiN층(315a)은 기판(310a)위에 직접 증착된다. 산화물층(320a)은 SiN층(315a) 이후에 증착되어, SiN층(315a)이 산화물층(320a) 아래에 위치된다. 몇몇 실시예들에서, 산화물층(320a)은 붕소 및 인으로 도핑되는 실리콘 이산화물을 포함하며, 이것은 BPSG(boro-phospho-silicate glass)층으로서 참조된다. SiN층(315a)은 BPSG층으로부터 붕소 및 인의 기판(310a)으로의 확산에 대한 배리어로서 기능한다. 확산은 BPSG층 자신의 밀도를 높이는 것 및 재흐름과 같은 고온 프로세스들 동안에 발생될 수 있다.
APF층(325a)은 산화물층(320a) 이후에 증착되어, APF층(325a)이 산화물 층(320a) 위에 위치된다. APF층(325a)은 비정질 탄소/DARC 스택층과 같은 벗길 수 있는 하드마스크이다. PR BARC/DARC층(330a)은 PR BARC/DARC층(330a)이 APF층(325) 위에 위치되도록 APF층(325a) 이후에 증착된다. PR BARC/DARC층(330a)은 포토레지스트 아래에 스택의 추가의 식각을 위해 패터닝된 포토레지스트층이다.
PR BARC/DARC층(330a)은 층의 부분들로부터 식각됨으로써 형성된 패턴을 포함한다. PR BARC/DARC층(330a)은 CF4/CHF3 식각제를 사용하여 식각된다.
도 3b는 APF층이 본 발명의 일실시예에 따라 도 2a-2c를 참조로 하여 개시된 방법들로 식각된 이후에 도 3a에 개시된 부분적으로 제조된 CMOS 소자(300b)를 도시한다. APF층(325b)은 CMOS 소자(300b)를 만들기 위하여 H2/N2/CO 가스 혼합물을 사용하여 식각되었다. 구조물의 나머지는 상이한 식각제를 사용하여 추후에 식각된다. 예를 들어, 산화물층(320a)은 C4F6/C4F8과 같은 식각제를 사용하여 식각된다. 유사하게, SiN층(315a)은 CH2F2/CHF3 식각제를 사용하여 식각된다.
한 애플리케이션에서, 컨택 개구들은 다중 식각 프로세스들 또는 2개-식각 프로세스 방법을 사용하여 BPSG, 및 SiN층(315b)을 포함하는 산화물층(320b)을 통해 식각된다. 일실시예에서, 제1 식각은 SiN층(315b)의 실리콘 질화물에 관하여 산화물층(320b)에서 실리콘 이산화물을 선택적으로 식각하며, SiN(315b)층상에서 멈춘다. 식각 스탑(stopping)층으로서 작용하는 것 이외에, SiN층(315b)은 또한 산화물 식각 동안에 방출된 이온화된 산소에 의한 손상으로부터 하부 활성화 영역을 보호한다. 식각이 완료된 이후에, 질화물 식각 단계는 반도체 소자 구조물의 측벽들을 손상시키지 않고, SiN층(315b)을 클리어하는데 사용된다.
도 4는 낮은 전체 가스 흐름 및 높은 전체 가스 흐름을 위한 기판상의 위치에 따른 APF 바닥 임계 치수(BCD)에 대한 데이터를 보여주는 그래프이다. 도 4는 H2/N2/CO 가스 혼합물이 조악한 프로파일 및 H2/N2/CO 가스 혼합물의 낮은 전체 흐름과 비교하여 더 작은 바닥부 CD를 생성하는 것을 개시한다. 부가적으로, 바닥부 CD는 또한 H2/N2/CO 가스 혼합물의 더 높은 유속을 이용하는 것이 더 낮은 유속을 이용하는 것보다 더 나쁘다. H2/N2/CO 가스 혼합물의 유속을 낮춤으로써, CD 균일성뿐 아니라 수직 프로파일이 개선된다. 본 발명의 실시예들은 바닥부 CD 균일성을 개선하며, 전체 유속을 조정함으로써 언더컷(undercut)을 최소화하거나 제거한다. 이러한 방법들은 형성된 피쳐들에 대한 수직 프로파일을 추가로 개선한다.
도 5는 두 개의 상이한 H2/N2 비율에 대한 기판상의 위치에 따른 APF 바닥부 CD에 대한 데이터를 보여주는 그래프이다. 도 5는 H2/N2/CO 가스 혼합물에서의 더 낮은 H2/N2 비율이 더 나은 바닥부 CD 균일성을 초래하는 것을 개시한다. 도 5에서 H2/N2 = 1:1 및 H2/N2 = 3:1의 비율에 대한 데이터가 나타난다. H2/N2 = 1:1의 가스 혼합물을 이용한 웨이퍼의 프로세싱은 덜 변화하는 더 작은 바닥부 CD를 초래하며, 그 후 H2/N2 = 3:1의 가스 혼합물로 웨이퍼를 프로세싱한다.
몇몇 애플리케이션들에서, 우수한 프로파일 및 우수한 균일성을 얻기 위하여 H2/N2/CO 가스 혼합물의 더 낮은 전체 유속 및 더 낮은 H2/N2 비율을 결합하는 것이 바람직할 수 있다. 본 발명이 다른 실시예에서, 더 높은 소스 전력은 도 6을 참조하여 하기에서 논의되는 바와 같이 더 낮은 H2/N2 비율과 함께 또는 더 낮은 H2/N2 비율 대신에 균일성을 개선하는데 사용될 수 있다.
더 낮은 H2/N2 비율을 갖는 웨이퍼를 프로세싱하는 것은 또한 더 높은 수율을 초래하는 입자 제어를 개선한다. H2/N2/CO 가스 혼합물을 사용하는 APF 식각 단계의 일실시예에서, 입자 가산기는 50 내지 150의, 평균 100의 범위에 있다. 이러한 실시예에서, 식각 프로세스 동안에 입자에는 스파이크나 상승세가 나타나지 않는다. 입자의 소스는 APF 단계 이전에 불소(F) 부산물과의 H2/N2 반응으로부터 나온다. 이러한 반응은 H가 비휘발성 부산물을 형성하는 챔버 내에 F와 반응할 것이기 때문에 입자들의 소스일 것이다. 더 낮은 H2/N2 비율은 챔버에서 더 적은 H를 초래하기 때문에, H와 F 사이에 반응의 기회 및 개선된 입자 제어를 초래하는 입자들의 형성 기회가 줄어든다.
도 6은 소스 전력에 따른 APF 식각 프로파일을 보여주는 그래프이다. 도 6은 소스 전력이 1500 와트에서 2000 와트로 증가함에 따라 식각율(ER: etch rate) 및 식각율 균일성 퍼센트(ER U%)가 4310A/min 및 7.7%에서 5490A/min 및 3.1%로 개선됨을 보여준다. ER은 소스 전력이 500 와트만큼 증가될 때 27% 더 빠르다. 1500 와트에서 2000 와트로 소스 전력을 증가시키는 것은 바닥부 CD 및 균일성에 영향을 미치지 않으나, 더 우수한 프로파일을 초래한다.
바이어스 전력은 또한 웨이퍼 특성에 영향을 미칠 수 있다. 일실시예에서, 13.56 MHz 바이어스 전력이 웨이퍼에 공급된다. 바이어스 전력을 증가시키는 것은 유전체 반사방지 코팅(DARC) 선택도에 엄격하게 영향을 줄 수 있다. 예를 들어, 13.56 MHz 바이어스 전력이 900 와트에서 1500 와트로 오를 때, DARC층은 전체적으로 제거되며, 최상부 플레어(flare) APF 프로파일을 초래한다. 따라서, 바이어스 전력의 감소는 개선된 DARC 완전성을 초래할 수 있다.
도 7은 두 개의 상이한 캐소드 온도에 대한 기판상의 위치에 따른 APF 바닥부 CD에 대한 데이터를 보여주는 그래프이다. 도 7은 캐소드 온도가 40℃에서 15℃로 변화될 때, 바닥부 CD의 프로파일이 더 나빠지는 것을 도시한다. 바닥부 CD 균일성에 대한 온도의 영향은 더 높은 온도에서 APF 식각 단계 동안에 더 느린 DARC ER로 인한 것이다. 그러나, 온도 증가가 바닥부 CD에 주요한 영향을 주지 않는 것으로 보이기 때문에, 식각 균일성은 15℃에 대한 동일한 단위 시간에 더 많은 OE%로 인해 영향을 받을 수 있다. 또한, 캐소드 온도가 15℃에서 설정되는 경우 대신 캐소드 온도가 40℃에서 설정되는 경우에, APF는 웨이퍼 중앙과 웨이퍼 에지 사이에서 측정되는 것과 같이 더 빠르고 더 균일하게 식각된다.
도 8은 기판상의 위치에 따른, 그리고 중성종 튜닝 유닛들(NSTU)에 따른 APF 바닥부 CD에 대한 데이터를 보여주는 그래프이다. NSTU는 듀얼 영역 샤워헤드(showerhead)에 의해 가스 흐름 비율을 제어하는데 사용된다. 일실시예에서, 표준 NSTU는 웨이퍼의 중앙으로 흐르는 가스에 대한 웨이퍼의 외부 에지로 흐르는 가 스의 비율로서 정의된다. 예를 들어, 본 실시예에서, 3 NSTU는 전체 가스의 75%가 웨이퍼의 외부 에지로 흐르고, 가스의 25%가 웨이퍼의 중앙으로 흐르는 것을 의미한다. NSTU는 프로파일들, CD, PR 선택도, 잔여물, 또는 심지어 식각율과 같은 식각 성능에 순서대로 영향을 미칠 수 있는 중합체 분포에 의해 야기된 중앙 및 에지 차를 튜닝하는데 사용된다. 도 8은 NSTU가 1까지의 범위에 있을 때 바닥부 CD가 보다 균일하나, NSTU가 1 내지 4의 범위일 때 덜 균일해진다는 것을 개시한다. 부가적으로, 전체 웨이퍼에 걸쳐 바닥부 CD 범위는 1의 NSTU 설정과 함께 작다.
도 4 내지 도 8은 H2/N2/CO 가스 혼합물을 사용하는 프로세스에서 유속을 조정하는 것이 높은 APF 식각율, 높은 PR 선택도, 및 제어된 APF 마스크 CD를 초래할 수 있다는 것을 개시한다. 부가적으로, 고주파수 및 저주파수 RF 전력과 H2/N2/CO 가스 혼합물을 결합하는 것은 프로세스 윈도우를 확대시킨다. 듀얼 가스 공급 리드, NSTU 및CSTU와 H2/N2/CO 가스 혼합물을 결합하는 것은 식각율 균일성을 개선한다. 또한, 절감된 H2/N2/CO 가스 혼합물 화학 물질들을 사용하는 프로세스는 중합체 형성을 제거하며, 이는 챔버 업(chamber up) 시간을 증가시킨다.
본 기술 분야의 당업자들은 본 발명이 상기에서 바람직한 실시예의 견지에서 개시되었으며, 그것으로 제한되지 않음을 알 수 있을 것이다. 상기 개시된 발명의 다양한 특징들 및 측면들은 개별적으로 또는 조합하여 사용될 수 있다. 추가로, 본 발명이 특정 환경에서 그리고 특정 애플리케이션에 대한 실행의 문맥으로 개시되었으나, 당업자들은 그것의 유용성이 여기에 한정되지 않으며, 본 발명의 임의의 개수의 환경 및 실행으로 이용될 수 있다는 것을 알 수 있을 것이다.
도 1은 본 발명의 일실시예에 따라 기판들을 식각하는데 사용되는 용량성 결합 플라즈마 처리 툴의 도면이다.
도 2a는 본 발명의 일실시예에 따른, 용량성 결합 고주파수 플라즈마 유전성 식각 챔버를 사용하여 높은 포토레지스트 마스크(PR: photoresist mask) 선택도 및 노은 식각율을 갖는 APF를 식각하는데 사용되는 단계들을 보여주는 흐름도이다.
도 2b는 본 발명의 다른 실시예에 따른, 바이어스 전력을 인가하는 부가적인 단계와 함께 APF를 식각하는데 사용되는 도 2a의 단계들을 보여주는 흐름도이다.
도 2c는 본 발명의 다른 실시예에 따른, 기판의 온도를 조정하는 부가적인 단계와 함께 APF를 식각하는데 사용되는 도 2b의 단계들을 보여주는 흐름도이다.
도 3a-3b는 본 발명의 일실시예에 따른, 식각 기술을 사용하여 식각하기 전과 후의 게이트 전극 스택을 보여준다.
도 4는 낮은 전체 가스 흐름 및 높은 전체 가스 흐름을 위한 기판상의 위치에 따른 APF 바닥부 임계 치수(BCD: bottom critical dimension)에 대한 데이터를 보여주는 그래프이다.
도 5는 두 개의 상이한 H2/N2 비율에 대한 기판상의 위치에 따른 APF 바닥부 CD에 대한 데이터를 보여주는 그래프이다.
도 6은 소스 전력에 따른 APF 식각 프로파일을 보여주는 그래프이다.
도 7은 두 개의 상이한 캐소드 온도(D)에 대한 기판상의 위치에 따른 APF 바닥부 CD에 대한 데이터를 보여주는 그래프이다.
도 8은 기판상의 위치에 따른, 그리고 중성종 튜닝 유닛(NSTU:neutral species tuning unit)에 따른 APF 바닥부 CD에 대한 데이터를 보여주는 그래프이다.

Claims (15)

  1. 강화된 패턴 막(APF: advanced pattern film)을 식각하는 방법으로서,
    APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 상기 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 - ;
    상기 챔버로 프로세스 가스를 공급하는 단계 - 상기 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함하며, H2:N2의 비율은 약 1:1임 - ;
    상기 162 MHz 전력원을 사용하여 소스 전력을 인가하는 단계; 및
    상기 웨이퍼에 바이어스 전력을 인가하는 단계
    를 포함하는, 강화된 패턴 막 식각 방법.
  2. 제1항에 있어서,
    상기 프로세스 가스는 상기 프로세싱 챔버에 상기 프로세스 가스를 공급하기 이전에 300sccm의 H2, 300sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비되는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  3. 제1항에 있어서,
    상기 프로세스 가스는 상기 프로세싱 챔버에 상기 프로세스 가스를 공급하기 이전에 300sccm의 H2, 300sccm의 N2, 및 50sccm의 CO를 혼합함으로써 준비되는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  4. 제1항에 있어서,
    상기 소스 전력은 0 와트 내지 2300 와트의 범위인 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  5. 제1항에 있어서,
    상기 바이어스 전력은 0 와트 내지 1000 와트의 범위인 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  6. 제1항에 있어서,
    약 100 밀리토르의 프로세스 압력을 유지시키는 단계를 더 포함하는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  7. 강화된 패턴 막(APF)을 식각하는 방법으로서,
    APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 상기 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 - ;
    상기 챔버로 프로세스 가스를 공급하는 단계 - 상기 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함하며, H2:N2의 비율은 약 3:1임 - ;
    162 MHz에서 작동하는 상기 전력원에 약 2000 와트의 전력을 인가하는 단계;
    상기 웨이퍼에 약 900 와트의 바이어스를 인가하는 단계; 및
    약 100 밀리토르의 프로세스 압력을 유지시키는 단계
    를 포함하는, 강화된 패턴 막 식각 방법.
  8. 제7항에 있어서,
    상기 프로세스 가스는 상기 프로세싱 챔버에 상기 프로세스 가스를 공급하기 이전에 450sccm의 H2, 150sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비되는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  9. 강화된 패턴 막(APF)을 식각하는 방법으로서,
    APF 층을 포함하는 웨이퍼를 프로세싱 챔버에 제공하는 단계 - 상기 프로세싱 챔버는 약 162 MHz에서 작동하는 전력원과 함께 구성됨 - ;
    상기 웨이퍼의 온도를 20℃ 내지 60℃로 조정하는 단계;
    상기 챔버로 프로세스 가스를 공급하는 단계 - 상기 프로세스 가스는 수소 가스(H2), 질소 가스(N2), 및 탄소 일산화물 가스(CO)를 포함함 - ;
    상기 162 MHz 전력원을 사용하여 소스 전력을 인가하는 단계;
    상기 웨이퍼에 바이어스 전력을 인가하는 단계; 및
    약 100 밀리토르의 프로세스 압력을 유지시키는 단계
    를 포함하는, 강화된 패턴 막 식각 방법.
  10. 제9항에 있어서,
    상기 프로세스 가스의 상기 H2 및 상기 N2는 약 1:1의 H2:N2의 비율을 갖는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  11. 제10항에 있어서,
    상기 프로세스 가스는 상기 프로세싱 챔버에 상기 프로세스 가스를 공급하기 이전에 300sccm의 H2, 300sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비되는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  12. 제9항에 있어서,
    상기 프로세스 가스의 상기 H2 및 상기 N2는 약 3:1의 H2:N2의 비율을 갖는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  13. 제12항에 있어서,
    상기 프로세스 가스는 상기 프로세싱 챔버에 상기 프로세스 가스를 공급하기 이전에 450sccm의 H2, 150sccm의 N2, 및 25-100sccm의 CO를 혼합함으로써 준비되는 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  14. 제9항에 있어서,
    상기 소스 전력은 0 와트 내지 2300 와트의 범위인 것을 특징으로 하는 강화된 패턴 막 식각 방법.
  15. 제9항에 있어서,
    상기 바이어스 전력은 0 와트 내지 1000 와트의 범위인 것을 특징으로 하는 강화된 패턴 막 식각 방법.
KR1020080067420A 2007-07-16 2008-07-11 용량성 결합 고주파수 플라즈마 유전체 식각 챔버에서강화된 패터닝 막을 식각하는 방법 KR20090008130A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/778,239 US20090023294A1 (en) 2007-07-16 2007-07-16 Method for etching using advanced patterning film in capacitive coupling high frequency plasma dielectric etch chamber
US11/778,239 2007-07-16

Publications (1)

Publication Number Publication Date
KR20090008130A true KR20090008130A (ko) 2009-01-21

Family

ID=39884821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080067420A KR20090008130A (ko) 2007-07-16 2008-07-11 용량성 결합 고주파수 플라즈마 유전체 식각 챔버에서강화된 패터닝 막을 식각하는 방법

Country Status (6)

Country Link
US (1) US20090023294A1 (ko)
EP (1) EP2017878A3 (ko)
JP (1) JP2009021605A (ko)
KR (1) KR20090008130A (ko)
CN (1) CN101393847A (ko)
TW (1) TW200913053A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130063871A (ko) * 2011-12-07 2013-06-17 삼성전자주식회사 자기 소자 및 그 제조 방법
JP5710546B2 (ja) 2012-04-27 2015-04-30 信越化学工業株式会社 パターン形成方法
KR102070400B1 (ko) * 2012-06-29 2020-01-28 주성엔지니어링(주) 기판 처리 장치 및 기판 처리 방법
CN104425223B (zh) * 2013-08-28 2017-11-03 中芯国际集成电路制造(上海)有限公司 图形化方法
WO2017200696A1 (en) * 2016-05-20 2017-11-23 Applied Materials, Inc. Gas distribution showerhead for semiconductor processing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975144A (en) * 1988-03-22 1990-12-04 Semiconductor Energy Laboratory Co., Ltd. Method of plasma etching amorphous carbon films
US7030335B2 (en) 2000-03-17 2006-04-18 Applied Materials, Inc. Plasma reactor with overhead RF electrode tuned to the plasma with arcing suppression
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7432210B2 (en) * 2005-10-05 2008-10-07 Applied Materials, Inc. Process to open carbon based hardmask
US7510976B2 (en) * 2006-04-21 2009-03-31 Applied Materials, Inc. Dielectric plasma etch process with in-situ amorphous carbon mask with improved critical dimension and etch selectivity

Also Published As

Publication number Publication date
JP2009021605A (ja) 2009-01-29
CN101393847A (zh) 2009-03-25
EP2017878A3 (en) 2010-02-10
EP2017878A2 (en) 2009-01-21
TW200913053A (en) 2009-03-16
US20090023294A1 (en) 2009-01-22

Similar Documents

Publication Publication Date Title
JP5265100B2 (ja) 炭素系ハードマスクを開く方法
US9443731B1 (en) Material processing to achieve sub-10nm patterning
US8722547B2 (en) Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries
US9324572B2 (en) Plasma etching method, method for producing semiconductor device, and plasma etching device
US20070202706A1 (en) Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
US8183161B2 (en) Method and system for dry etching a hafnium containing material
US20090275206A1 (en) Plasma process employing multiple zone gas distribution for improved uniformity of critical dimension bias
US20230220551A1 (en) Pulsed plasma (dc/rf) deposition of high quality c films for patterning
US5948703A (en) Method of soft-landing gate etching to prevent gate oxide damage
US11784042B2 (en) Carbon hard masks for patterning applications and methods related thereto
KR102460795B1 (ko) 낮은 종횡비 적층물의 패터닝을 위한 방법 및 시스템
KR20090008130A (ko) 용량성 결합 고주파수 플라즈마 유전체 식각 챔버에서강화된 패터닝 막을 식각하는 방법
KR20020041447A (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
WO2009018057A1 (en) Method for etching metal nitride with high selectivity to other materials
US20100248487A1 (en) Method and apparatus for elimination of micro-trenching during etching of a hardmask layer
US11810792B2 (en) Etching method and substrate processing apparatus
TWI837338B (zh) 基板處理方法及基板處理裝置
US20230377853A1 (en) Plasma systems and processes with pulsed magnetic field
US20050098536A1 (en) Method of etching oxide with high selectivity

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application