CN101393770B - 存储器装置 - Google Patents

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Abstract

本发明公开了存储器单元结构、装置、控制器及其制造和操作方法。示例性实施例说明了使用双极结晶体管(BJT)操作的存储器单元结构、存储器阵列、存储器装置、存储器控制器和存储器系统。

Description

存储器装置
技术领域
本发明涉及存储器单元结构、存储器阵列、存储器装置、存储器控制器和存储器系统及其制造和操作的方法。 
背景技术
常规存储器例如DRAM可以包括一个晶体管和一个电容器。然而，由于电容器，特别是电容器的大小，常规存储器的可扩展性(scalability)存在限制。因此，已经发展了包括一个晶体管(1T)而没有电容器作为存储器单元的存储器，其被称为“无电容器(capacitor-less)”的存储器。下文中被称为常规无电容器DRAM的无电容器1T DRAM包括电浮动(electrically floated)的主体(body)。 
通常，常规无电容器储存器使用绝缘体上硅(silicon-on-insulator，SOI)晶片并且通过在浮体(floatingbody)中积累多数载流子(空穴或电子)或者从浮体发射多数载流子来识别用于控制浮体电压的数据。当多数载流子在浮体中积累时，这个状态通常由数据“1”来代表。相反地，当多数载流子从浮体中疏散时，这个状态通常被称作数据“0”状态。 
对于常规的无电容器存储器装置，存在两种类型的操作。第一种类型操作使用MOS操作的特性，第二种类型操作使用BJT操作的特性。通常，使用BJT操作特性已经被采用，其与MOS操作相比可以具有较高的速度和/或较好的保持特性(retention properties)。 
发明内容
本发明涉及存储器单元结构、存储器阵列、存储器装置、存储器控制器和存储器系统及其制造和操作的方法。示例性实施例涉及使用BJT操作的存储器单元结构、存储器阵列、存储器装置、存储器控制器和存储器系统。 
示例性实施例涉及存储器装置，该存储器装置包括：存储器阵列，其进一步包括多个存储器单元，每个存储器单元包括具有分别连接到至少一个位线(bit line)、至少一个源极线(source line)和至少一个字线(word line)的第一节点、第二节点 和栅极节点的浮体晶体管；以及控制单元，其通过选择至少一个源极线和至少一个位线之一，响应刷新命令进行刷新操作，其中如果将第一数据存储到与选定线相连的存储器单元，则由双极结操作(bipolar junction operation)引起的第一电流流动。 
示例性实施例涉及该存储器装置包括：存储器阵列，其进一步包括多个存储器单元，每个存储器单元包括具有分别连接到至少一个位线、至少一个源极线和至少一个字线的第一节点、第二节点和栅极节点的浮体晶体管；以及控制单元，其通过根据数据信息而将位线写电压施加到至少一个位线，然后将源极线写电压施加到至少一个源极线，再然后将字线写电压施加到至少一个字线而进行写操作。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：绝缘体上硅结构，其进一步包括衬底、绝缘体以及硅层，硅层包括掺有杂质的第一节点和第二节点、浮体区域(floating body region)以及在第一节点和第二节点之一与浮体之间的缓冲区域，其中缓冲区域具有比邻近节点或浮体更低的杂质浓度，其中缓冲区域覆盖第一节点和第二节点之一的整个边界；以及硅层上的栅极结构。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：绝缘体上硅结构，其进一步包括衬底、绝缘体以及硅层，硅层包括掺有杂质的第一节点和第二节点、其间具有浮体长度的浮体区域以及在第一节点和第二节点之一与浮体之间的缓冲区域，其中缓冲区域具有比邻近节点或浮体更低的杂质浓度；以及硅层上的栅极结构，其具有栅极长度，其中浮体长度大于栅极长度。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：绝缘体上硅结构，其进一步包括衬底、绝缘体以及硅层，硅层包括掺有杂质的发射极/源极和集电极/漏极、浮体区域以及在发射极/源极与浮体之间的辅助体区域(auxiliary body region)，其中辅助体区域具有比浮体区域更低的杂质浓度；以及硅层上的栅极结构。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：绝缘体上硅结构，其进一步包括衬底、绝缘体以及硅层，硅层包括掺有杂质的第一节点和第二节点、浮体区域以及与浮体区域相邻的延伸体区域(extended body region)；以及硅层上的栅极结构。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：衬底上的绝缘层；绝缘层上的硅图案，该硅图案包括第一节点、第二节点和浮体区域；以及环绕浮体区域的栅极，其中栅极的长度小于浮体区域的长度，其中对于施加到栅极的给定电压，施加到第一节点和第二节点的电压之间的电压差引起双极结操作。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：衬底上的绝缘层；绝缘层上的硅图案，该硅图案包括第一节点、第二节点和浮体区域；浮体区域上的 延伸体区域；以及环绕浮体区域和延伸体区域的栅极。 
示例性实施例涉及用于控制包括多个无电容器的存储器装置的方法，该方法包括：提供模式寄存器设置(MRS)指令以识别块刷新(block refresh)操作和部分刷新(partial refresh)操作之一；以及提供用于刷新操作的刷新指令。 
示例性实施例涉及存储器控制器，该存储器控制器包括存储用于选择块刷新和部分刷新之一的MRS指令的寄存器。 
示例性实施例涉及无电容器的存储器装置，该存储器装置包括存储用于选择块刷新和部分刷新之一的信息的寄存器。 
示例性实施例涉及存储器单元结构，该存储器单元结构包括：绝缘体上硅结构，该绝缘体上硅结构包括衬底、绝缘体和硅层，硅层包括第一节点和第二节点、浮体区域；以及浮体区域上的栅极，其中栅极的长度小于浮体的长度，其中对于施加到栅极的给定电压，施加到第一节点和第二节点的电压之间的差引起双极结操作。 
示例性实施例涉及存储器装置，该存储器装置包括：存储器阵列，存储器阵列进一步包括多个存储器单元，每个存储器单元包括具有分别连接到至少一个位线、至少一个源极线和至少一个字线的第一节点、第二节点和栅极节点的浮体晶体管；以及控制单元，其通过选择至少一个源极线之一而不选择至少一个字线中任何一个来进行读操作，其中如果第一数据存储在与所选定的源极线相连的存储器单元，则由双极结操作引起的第一电流流动。 
附图说明
将参照附图更详细地描述示例性实施例。 
图1A示出了其中可以实施示例性实施例的横向(lateral)无电容器的存储器单元结构。 
图1B示出了其中可以实施示例性实施例的纵向(vertical)无电容器的存储器单元结构。 
图2示出了其中可以实施示例性实施例的无电容器的存储器单元的等效电路。 
图3示出了根据示例性实施例的无电容器的存储器单元的DC特性。 
图4示出了根据具有分离的源极线体系结构(architecture)的示例性实施例的存储器装置，示例性实施例可以在该存储器装置中实施。 
图5示出根据具有分离的源极线结构的示例性实施例的行操作的示例性时序图。
图6示出根据具有分离的源极线体系结构的示例性实施例的一个单元操作的示例性时序图。 
图7示出了根据具有公共源极线体系结构的示例性实施例的存储器装置，示例性实施例可以在该存储器装置中实施。 
图8示出根据具有公共源极线体系结构的示例性实施例的行操作的示例性时序图。 
图9示出根据具有公共源极线体系结构的示例性实施例的一个单元操作的示例性时序图。 
图10示出了示例性实施例可以在其中实施的另一个存储器装置。 
图11A-11B示出了根据示例性实施例的无电容器的存储器单元结构。 
图12A和12B示出了根据示例性实施例的无电容器的存储器单元结构。 
图13A-13B示出了根据示例性实施例的无电容器的存储器单元结构。 
图14A-14B示出了根据示例性实施例的无电容器的存储器单元结构。 
图15A-15C示出了根据示例性实施例的无电容器的存储器单元结构。 
图16A示出了根据示例性实施例的存储器单元结构的俯视图。 
图16B示出了图16A的I-I’方向上的横截面图。 
图16C示出了沿图16A中示出的II-II’方向的横截面图。 
图17示出了根据示例性实施例的无电容器的存储器的横截面图。 
图18示出了根据示例性实施例的具有FinFET结构的无电容器的存储器。 
图19示出了根据示例性实施例的采用FinFET结构的另一个无电容器的存储器。 
图20示出了根据示例性实施例的存储器系统。 
图21示出了根据示例性实施例的另一个存储器系统。 
图22A示出了用于常规存储器系统的常规时序图。 
图22B示出了根据示例性实施例的存储器系统的时序图。 
具体实施方式
详细的示例性实施例在这里公开。然而，为了描述示例性实施例，在此公开的特定的结构和/或功能细节仅仅是代表性的。然而，权利要求可以以许多可选的形式来实施而不应被解释为仅限于此处所述的示例性实施例。 
应当理解，当称一个部件在另一部件“上”、“连接到”或“耦合到”另 一部件时，它可以直接在、连接到或耦合到另一部件上，或者还可以存在插入的部件。相反，当称一个部件“直接在”、“直接连接到”或“直接耦合到”另一部件上时，不存在插入的部件。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。 
应当理解，虽然这里可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，但这些元件、部件、区、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区、层或部分与另一区、层或部分区别开。因此，以下讨论的第一元件、部件、区、层或部分可以在不背离示例性实施例的教导的前提下称为第二元件、部件、区、层或部分。 
为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等等空间相对性术语以描述如附图所示的一个部件或特征与另一个(些)部件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的使用或操作中的器件的不同取向的。 
这里所用的术语仅仅是为了描述特定示例性实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一(a)”、“一(an)”和“该(the)”均同时旨在包括复数形式。需要进一步理解的是，术语“包括(comprise)”和/或“包括(comprising)”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或增加。 
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。 
现在将参照附图中示出的示例性实施例，附图中相同的附图标记始终指代相同的部件。示例性实施例不应被解释为仅限于在这些附图中示出的区的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的注入区典型地将具有圆形或曲线的特征和/或在其边缘处的注入浓度的梯度而不是从注入到非注入区域的二进制改变。类似地，由注入形成的掩埋区域在掩埋区域和注入通过其发生的表面之间的区域中产生一些注入。因此，附图所示的区域实质上是 示意性的，它们的形状并非要展示器件区的精确形状，也并非要限制权利要求的范围。 
图1A示出了示例性实施例可以在其中实施的横向无电容器存储器单元的示例。如图1A所示，横向无电容器存储器单元可以包括衬底10。在示例性实施例中，衬底可以是P导电类型衬底或N导电类型衬底中的一种。在NMOS晶体管的示例性实施例中，衬底10是P导电类型衬底。 
存储器单元还可以包括衬底10上的绝缘层12。绝缘层12是以SOI布置的绝缘体。存储器单元还可以包括位于绝缘层12之上的具有第一节点14和第二节点16以及浮体18的硅层。在MOS操作中，第一节点14和第二节点16可以被称为源极S和漏极D。在BJT操作中，第一节点14和第二节点16可以被称为发射极E和集电极C。应该指出，第一节点14和第二节点16是可互换的。在示例性实施例中，第一节点14和第二节点16可以是N导电类型或P导电类型。在NMOS晶体管的示例性实施例中，第一节点14和第二节点16是N导电类型。 
存储器单元还可以包括浮体区域18，其在第一节点14和第二节点16之间且在绝缘层12之上浮体，其可以是与第一节点14和第二节点16的导电类型相反的导电类型。如图1A所示，在NMOS晶体管的示例性实施例中，浮体区域18是P导电类型。因此，图1A中示出的BJT是NPN导电类型的BJT。由于浮体区域18被绝缘层12浮体与衬底10分离，浮体区域18是电浮动的。如图1A所示，浮体区域18可以具有浮体长度L1。 
存储器单元还可以包括栅极结构G，其可以包括栅极绝缘层20和栅极22。栅极22可以具有栅极长度L2。如图1A所示，具有浮体18的横向无电容器存储器单元在绝缘层12上形成，绝缘层12进一步在硅衬底10上形成。如上所述，哪个节点被认为是发射极E/源极S或集电极C/漏极D是相对的；因此，在示例性实施例中，使用术语第一节点和第二节点。 
通常，发射极E/源极S是被施加较低电压的节点，而集电极C/漏极D是被施加较高电压的节点。通常，L1可以定义为发射极E/源极S与集电极C/漏极D之间的距离，L2可以定义为栅极长度。在示例性实施例中，L2大于L1；通常，因为自对准工艺或LDD(浅掺杂漏极)可以被用于形成发射极E/源极S和集电极C/漏极D，然后为了它们的稳定性而进行热处理。 
图1B示出了其中可以实施示例性实施例的垂直无电容器存储器单元的示例。如图1B所示，垂直无电容器存储器单元可以包括衬底10、第一节点14、浮体区域18以及垂直堆积在衬底10上的第二节点16。浮体区域18是电浮动。如图1B所示， 浮体区域18可以具有浮体长度L1。 
栅极绝缘层20和栅极22可以环绕浮体18。例如，栅极绝缘层20和栅极22可以接触浮体18的两侧或多侧的全部或部分。在示例性实施例中，L2大于L1。 
如果垂直无电容器存储器单元是NMOS晶体管，那么第一节点14和第二节点16可以是第一导电类型例如N导电类型，浮体区域18可以是第二导电类型例如P导电类型。此外，垂直电容器结构可以具有SOI衬底或如图1B所示的常规的体衬底。 
图2示出了图1A和图1B的无电容器存储器单元的等效电路。如图2所示，等效电路包括一个NMOS晶体管和一个NPN双极结晶体管。例如，图1A和1B的发射极E/源极S、集电极C/漏极D和栅极G形成NMOS晶体管。类似地，图1A和1B的发射极E/源极S、集电极C/漏极D以及电浮动区域18(或基极B)形成NPN型BJT。此外如图2所示，耦合电容器CC可以在NMOS晶体管的栅极G与BJT的基极B之间形成。 
在示例性实施例中，BJT用于编程/写以及读和刷新存储器单元。关于这一点，BJT产生和/或引起双极晶体管电流，该双极晶体管电流用于在存储器单元中编程/写数据状态、读取存储器单元的数据状态以及刷新存储器单元的数据状态。 
图3示出了根据示例性实施例的无电容器的存储器单元的DC特性。如图3所示，例如当Vg分别设置为0伏特、-1伏特和-2伏特时，同时Vds(或者Vce)从0伏特扫描到较高的电压，以μA为单位的logIds(或Ice)示出了变化。如图3所示，每种情况中每个左侧的线可以用于识别数据“1”，而每种情况下右侧的线用于识别数据“0”。对于每个Vg，识别数据“1”的左侧的线和识别数据“0”的右侧的线之间差被称为感测容限(sensing margin)。对于数据“1”，浮体区域18中的多数载流子大于数据“0”的。具体地，图3示出了在所有三种情况下当Vds大于1.5伏特时电流流动的突然变化。突然的电流增大在下面解释。 
如图2和3所示，提升电压Vds使电浮动区域18或主体(body)B的电势，这产生了发射极E/源极S与基极(base)B之间的正向偏置和在基极B与集电极C/漏极D之间的反向偏置，从而BJT开启。因此，电子从发射极E/源件S经过主体B迁移到基极B与集电极C/漏极D之间的结(junction)。这些电子与结中的硅晶格碰撞并产生电子-空穴对。这可以称为碰撞电离(impact ionization)或带间隧穿(band-to-band tunneling)。 
对于每个电子-空穴对，电子向集电极C/漏D移动，空穴向基极B移动。再者，基极B的电压升高，来自于发射极E/源极S的更多的电子被注入到浮体中并经 过基极B到达基极B与集电极C/漏极D之间的结，从而重复上述循环。由于此正反馈，倍增可以是大的，可以被称为“雪崩产生(avalanche generation)”。作为该正反馈的结果，空穴在浮体区域中积累。这个状态可以被称为数据状态“1”。 
如图3所示，与Vg＝-1伏特和Vg＝-2伏特相比，BJT操作在Vg＝0时较早地出现。这是因为Vg＝0时的主体的静电势较大，并且在较大的Vg时基极B与发射极E/源极S之间的电压比在较小的Vg时更快地达到正向偏置。由于相似的原因，数据“1”的BJT操作比数据“0”的更快地发生。 
图4示出了根据示例性实施例的存储器装置。图4示出了包括存储器阵列150、行控制单元52和列控制单元54的存储器装置。 
存储器阵列150包括多个无电容器的存储器单元MC1-MCi。每个存储器单元连接到行控制单元52和列控制单元54，行控制单元52和列控制单元54的每个接收写信号WR、读信号RD、刷新信号REF和/或地址信号ADD。每个存储器单元MCi还连接到字线WL1...WLi、源极线SL1...SLi以及字线BL1...BLj。如图4所示，存储器单元MCi的每行具有相对应的字线WLi和源极线SLi，也就是字线的数量与源极线的数量相等。该体系结构可以称为分离的源极线体系结构。在图4中示出的示例性实施例中，第一节点连接到源极线SLi，第二节点连接到位线BLi。如图4所示，字线WLi和源极线SLi可以在相同的方向，而位线BLi垂直于字线WLi和源极线SLi。 
如图4所示，行控制单元52可以响应写WR、读RD和刷新REF信号之一而接收用于选择字线WLi之一和至少一个源极线SLi的地址ADD。列控制单元54可以响应写WR、读RD和刷新REF信号之一而接收用于选择位线BLi之一的地址ADD。 
列控制单元54可以在写操作期间提供具有数据信息的选定的位线，并可以在读操作期间从选定的位线接收数据信息。此外，列控制单元54可以在刷新操作期间将所需的电压电平提供到位线BLi中的至少一个。 
在示例性实施例中，刷新REF信号可以由外部装置提供或者通过内部计算刷新周期来产生。 
尽管在图4中行控制单元52和列控制单元54示出为分离的单元，但这两个控制单元的功能可以在单个控制单元中实现。 
图5示出了图4的存储器装置的行操作的示例性时序图。图5示出了写操作(写数据“1”和数据“0”)、读操作和刷新操作的示例性时序图。在以下所述的示例性实施例中，刷新操作可以是块刷新操作或部分刷新操作。在块刷新操作中，所有的 存储器单元都被同时刷新。块刷新操作是较快的刷新操作，但需要大量的电流。在部分刷新操作中，单元的子集(例如两个、四个或八个)被同时刷新，并且每个子集被连续地刷新直到所有的存储器单元被刷新。部分刷新操作导致较慢的刷新操作，但需要较小的电流。 
如图5所示，时间间隔(time interval)T0、T3和T5识别保持或预充电或等待状态，其可以在写、读或刷新操作之前和/或之后。时间间隔T1和T2识别写间隔Twrite，T4识别读间隔Tread，T6识别刷新间隔Trefresh。对于在写操作期间的BL1-j和在写、读和刷新操作期间的iBL1-j，对于数据“0”使用实线，对于数据“1”使用虚线。 
如图5所示，连接到WL1和SL1的单元MC1的一个整行(complete row)在写间隔Twrite被写入数据“1”或数据“0”并且在读间隔Tread期间读出。然而，这仅是一个示例，并且任何数据都可以被写入单元MCi的任何一行。 
如图5所示，在写操作之前，如时间间隔T0所示，位线BLj具有施加到其上的位线保持电压，例如0伏特；源极线SLi具有施加到其上的源极线保持电压，例如0伏特；字线WLi具有施加到其上的字线保持电压，例如-1伏特。 
如图5所示，在T1期间，如果期望将数据“0”写入到单元MC1的整行，列控制单元54提供第一电平的位线写电压例如0.5伏特到字线BL1～j。 
如果期望将数据“1”写入到单元MC1的整行，列控制单元54提供第二电平的位线写电压例如0伏特到位线BL1～j。在示例性实施例中，位线写电压的第二电平可以与位线保持电压相同，例如为0伏特。 
单元MC2...i的所有其他行可以通过其上的位线保持电压例如0伏特、源极线保持电压例如0伏特以及字线保持电压例如-1伏特而被维持在保持状态。 
然后，行控制单元52提供源极线写电压例如2伏特到SL1，并继续提供源极线保持电压例如0伏特到所有其他的源极线SL2～i。 
然后，行控制单元52提供字线写电压例如0伏特到WL1，并继续提供字线保持电压例如-1伏特到所有其他的字线WL2～i。 
如图5所示，首先，位线写电压(其中电平取决于被写入的数据信息)被施加到位线BL1～j。接着，源极线写电压被施加到源极线SL1。最后，字线写电压被施加到字线WL1。如图5所示，当位线写电压、源极线写电压和字线写电压被施加以写入数据“1”时，电流i2流经位线BL1～j。 
如图5的时序图中所示，对于数据“1”，在T1期间，Vds是2伏特，Vg是0伏特，所以根据图3，流经位线BL1～j的电流i2由BJT操作的雪崩产生引起。对于 数据“1”，在T2期间，Vds是2伏特，Vg是-1伏特，所以根据图3，流经位线BL1～j的电流i1也由BJT操作的雪崩产生引起。如图5所示，在时间周期T2期间，流经位线BL1～j的电流i1小于i2，因为由于耦合电容器CC的耦合效应主体电势减小。 
如图5的时序图中所示，对于数据“0”，在T1期间，Vds是1.5伏特，Vg是0伏特，所以根据图3，不会出现BJT操作的雪崩产生并且空穴可以通过栅极耦合效应而被疏散到位线BL1～j。因此，没有电流流经位线BL1～j。类似地，对于数据“0”，在T2期间，Vds是1.5伏特，Vg是-1伏特，所以根据图3，不会出现BJT操作的雪崩产生。因此，没有电流流经位线BL1～j。 
位线写电压应该在源极线写电压之前被施加，因为如果源极线SL1在位线BL1之前变为2伏特，那么集电极C/漏极D和发射极E/源极S之间的电压Vds变为2伏特。如图3所示，BJT操作将产生并且空穴将被积累在浮体B中。因此，数据“1”可以被写入而不管所期望的数据信息。 
如图5所示，位线写电压(或任何电压)的施加不是瞬时的。如此，位线写电压可以在施加源极线写电压之前开始被施加，或者位线写电压在源极线写电压被施加之前达到稳定的状态(例如第一电平)。 
源极线写电压应该在字线写电压之前被施加，因为如果字线写电压在源极线SL1之前变为0伏特，那么浮体B中的空穴可以通过耦合电容器CC的耦合效应而被疏散到位线BL1或SL1。因此，数据“0”可以被写入而不管所期望的数据信息。此外，如图5的时序图中所示，在T2期间，字线保持电压在源极线保持电压再次施加到源极线SL1上之前被再次施加到字线WL1上。类似地，源极线保持电压在位线保持电压再次施加到位线BL1上之前被再次施加到源极线SL1上。具体地，字线保持电压在源极线保持电压再次施加到源极线SL1之前被再次施加到字线WL1，因为如果源极线SL1在字线WL1之前变为0伏特，那么由于浮体B和源极线SL1之间的正向偏置，浮体B中的空穴可以被移动进入源极线SL1。因此，写入到存储器单元MC1的数据“1”会被损坏。 
此外，源极线保持电压在位线保持电压再次施加到位线BL1上之前再次施加到源极线SL1，因为如果位线BL1在源极线SL1之前变为0伏特，那么经过集电极C/漏极D和发射极E/源极S的电压变为2伏特，BJT操作可以发生。因此，写入到存储器单元MC1的数据“0”会被损坏。 
虽然图5示出了所有连接WL1和BL1-j(或BLi)的存储器单元都被写入数据“1”和数据“0”之一，但这是为了解释的简要。此外，每个存储器单元能够根据 相应位线的电压而被写入数据“1”或数据“0”。 
图5还示出了根据示例性实施例的读操作。如图5所示，在T4期间对连接到字线WL1和源极线SL1的一行单元进行读操作。 
如图5所示，在读操作之前，如时间间隔T3所示，位线BLi具有施加到其上的位线保持电压例如0伏特，源极线SLi具有施加到其上的源极线保持电压例如0伏特，字线WLi具有施加到其上的字线保持电压例如-1伏特。 
然后，行控制单元52提供源极线读电压例如2伏特到SL1，并继续提供源极线保持电压例如0伏特到所有其他的源极线SL2-i。行控制单元52继续提供字线保持电压例如-1伏特到WL1-i。 
在示例性实施例中，读操作可以通过仅提供与被读取的存储器单元相连接的源极线读电压来进行。对于读操作，位线BL1～j可以在通过保持电压预充电之后电浮动，并且BL1～j的电压可以根据存储器单元中所存储数据而改变，也就是，在读操作期间，列控制单元54不需要提供保持电压到位线。此外，以上解释在电压感测放大器用作位线感测放大器时是适用的，但在使用电流感测放大器时不适用。 
单元的所有其他行MC2...i可以通过施加到其上的位线保持电压例如0伏特、源极线保持电压例如0伏特和字线保持电压例如-1伏特而维持在保持状态。 
如图3所示，一旦经过漏极和源极的电压Vds达到2伏特时，当Vg是-1伏特时，BJT操作只对数据“1”发生而对数据“0”不发生。也就是，对于数据“1”的单元，由BJT操作所产生的读电流i1流动；对于数据“0”的单元，读电流i1不流动(感测容限)。在示例性实施例中，写电流i1可以与读电流i1相同。 
因此，数据能够通过随后的感测放大应用例如电流感测放大器或电压感测放大器而被识别。在示例性实施例中，在行操作中，诸如图5所示那样，需要和位线一样多的感测放大器，因为需要读取每个位线上的数据。 
此外，连接到所选的源极线SL1的存储器单元中所存储的数据“1”和数据“0”可以在读操作期间分别通过BJT操作和耦合效应恢复。 
图5还示出了根据示例性实施例的刷新操作。 
如图5所示，在刷新操作之前，如时间间隔T5中所示，位线BLi具有施加到其上的位线保持电压例如0伏特，源极线SLi具有施加到其上的源极线保持电压例如0伏特，字线WLi具有施加到其上的字线保持电压例如-1伏特。 
当刷新指令由外部装置或内部控制电路产生时，行控制单元52提供刷新电压例如2伏特到所有的源极线SL1-j。此外，行控制单元52可以一个接一个地提供刷新电压到至少一个或两个源极线，从而在刷新期间电流的产生可以被减小。为刷新 操作一次所激活的源极线的数量可以由用户通过使用设置步骤来设置，设置步骤将在下面结合图20更详细地描述。 
仅提供能够在数据单元“1”引起BJT操作的电压给源极线SLi刷新所有连接到SLi的存储器单元。也就是，数据“1”存储器单元通过BJT操作刷新，数据“0”单元通过源极线与浮体之间的耦合效应来刷新。行控制单元52继续提供字线保持电压例如-1伏特到WL1-i。 
如图5所示，在刷新周期Trefresh期间，经过连接到数据“1”单元的位线BL的电流i1流动。在示例性实施例中，刷新电流i1可以与读电流i1和/或写电流i1相同。 
在示例性实施例中，通过向至少一个位线提供刷新电压(而不是提供到至少一个源极线的电压)，刷新操作可以被执行。 
如图5所示，所有的源极线SLi正在被刷新。如果能够引起BJT操作的电压被提供到所有的源极线或所有的位线，那么所有的存储器单元可以被刷新。这可以被称为块刷新。 
在示例性实施例中，通过用户，同时刷新操作的所选择的源极线数量可以是模式寄存器中源极线总数的子集(例如2、4或8)，这将在下面结合图20更详细地描述。如以上所述，这可以被称为部分刷新操作。 
在示例性实施例中，刷新操作不必由感测操作跟随。 
图6示出了图4的存储器装置的一个单元操作的时序图。图6示出了写操作(例如写数据“1”和数据“0”)、读操作和刷新操作。在以下所述的示例性实施例中，刷新操作可以是块刷新操作或部分刷新操作。 
如图6所示，写操作和读取操作仅对连接到位线BL1、SL1和WL1的存储器单元MC1进行，连接到SL1和WL1的所有其他的MC1单元处于禁止状态(inhibitcondition)。除了对于写操作和读取操作的禁止状态之外，图6的描述与图5的描述相同。 
如上所述，图5与图6之间的区别在于，在图6中单个单元被写入或读取，而不是整个行。因此，在图6中，该行中没有被写入或读取的其余单元被禁止。在示例性实施例中，通过分别施加位线写禁止电压或位线读禁止电压到位线BL2～j上，该行中的剩余的单元被禁止写入或读取。 
对于写操作，在T1和T2期间，位线写禁止电压例如1伏特被施加到位线BL2～j上。因此，Vds是1伏特，如图3所示，BJT操作被阻止，没有电流流动。类似地，对于读取操作，在T4期间，位线读禁止电压例如1伏特被施加到位线BL2～j上。因此，Vds是1伏特，如图3所示，BJT操作被阻止，没有电流流动。
如图6所示，关于刷新操作，该刷新操作与图5的相同。 
图6的时序图清楚表明，存储器单元阵列的随机访问操作是可以的。 
如图5和图6所示，对于写操作、读操作和刷新操作，存储器装置只需要两个电压电平，即字线写电压和字线保持电压，这可以使设计者有较大的灵活性。 
图7示出了根据示例性实施例的存储器装置。与根据图4中示出的示例性实施例的存储器装置相反(图4的存储器装置示出了一种分离的源极线体系结构)，根据图7的示例性实施例的存储器装置示出了一种共源极线体系结构，例如相邻的存储器单元MC2和MC3共享相应的源极线SL2。图7的其余的描述与图4的相同，为简洁起见将不再重复。 
如图7所示，源极线SLk的数量小于字线WLi的数量。该布置的优点可以是减少了布局(layout)的复杂性。此外，如图4的示例性实施例所述，行控制单元52和列控制单元54可以被实施为单个控制单元。 
图8示出了图7的存储器装置的一行的时序图。图8示出了写操作(写数据“1”和数据“0”)、读操作和刷新操作的示例性时序图。在以下所述的示例性实施例中，刷新操作可以是块刷新操作或者是部分刷新操作。 
图8的时序图类似于图5中示出的时序图，除了在T0、T3、T5期间，Vg比图5中示出的更负(例如，如-2伏特一样负)，因为共享公共源极线SLk的晶体管很可能被断开。 
在图8所述的示例性实施例中，用于位线BL1～j、源极线SL1～j和字线WL1～j之间写操作的控制信号的顺序与图5所示的相同。 
如图8的时序图中所示，对于数据“1”，在T1期间，Vds是2伏特并且Vg是0伏特，所以根据图3，流经位线BL1～j的电流i3由BJT操作的雪崩产生引起。对于数据“1”，在T2期间，虽然Vds是2伏特并且Vg是-2伏特，流经位线BL1～j的电流i4也由BJT操作的雪崩产生引起，因为主体电势仍被保持足以使位线BL1～j之间产生正向偏置。如图8所示，在时间周期T2期间，流经位线BL1～j的电流i4小于i3，因为主体电势由于耦合电容器CC的耦合效应而减小。 
如图8中的时序图所示，对于数据“0”，在T1期间，Vds是1.5伏特并且Vg是0伏特，所以根据图3，BJT操作的雪崩产生不会出现。因此，没有电流流经位线BL1～j。类似地，对于数据“0”，在T2期间，Vds是1.5伏特并且Vg是-2伏特，所以根据图3，BJT操作的雪崩产生不会出现。因此，没有电流流经位线BL1～j。 
在示例性实施例中，如图5和8所示，字线写电压可以是-1伏特，而不是0伏特。
如图8所示，尽管对于字线WLi可以使用三级电压-2伏特、-1伏特和0伏特，而不是如图5所示的用于字线WLi的两级电压，但也可以使用像图5一样的两级电压，例如-1伏特和0伏特。 
在图8中示出的示例性实施例中，用于位线BL1～j、源极线SL1～j和字线WL1～j之间读操作的控制信号的顺序与图5所示的基本相同，但也有以下不同。 
如图8所示，对于读操作，行控制单元52提供源极线读电压例如2伏特到SL1并继续提供源极线保持电压例如0伏特到所有其他的源极线SL2-i。然后，行控制单元52提供字线读电压例如-1伏特到WL1并继续提供字线保持电压例如-2伏特到所有其他的字线WL2-i。 
在示例性实施例中，读操作可以通过仅提供连接到将被读取的存储器单元的源极线读电压而进行。对于读操作，位线BL1～j可以在通过保持电压预充电之后电浮动并且BL1～j的电压可以根据存储器单元所存储的数据而改变，也就是列控制单元54在读操作期间不需要提供保持电压到位线。此外，以上解释在电压感测放大器用作位线感测放大器时是适用的，但如果使用电流感测放大器时则不适用。 
如图3所示，一旦经过漏极和源极的电压Vds达到2伏特，当Vg是-1伏特时，BJT操作只对数据“1”单元发生，而对数据“0”单元不发生。也就是，对于数据“1”单元，由BJT操作引起的读电流i5流动，而对于数据“0”单元，没有读电流i5流动(感测容限)。 
因此，数据可以通过随后的感测放大应用例如电流感测放大器或电压感测放大器而识别。 
此外，数据“1”和数据“0”在读操作期间可以分别通过BJT操作和耦合效应来恢复。 
在图8中示出的示例性实施例中，用于位线BL1～j、源极线SL1～j和字线WL1～j之间刷新操作的控制信号的顺序基本上与图5示出的读操作的相同，除了行控制单元52选择至少两个字线WLi并且提供字线刷新电压到该至少两个字线WLi。字线刷新电压可以等于字线读电压，读电流i5可以与刷新电流i6相同。此外，用于图5的刷新操作的相同的解释可以用于图8的刷新操作。 
图9示出了图7的存储器装置的一个单元操作的时序图。图9示出了写操作(写数据“1”和数据“0”)、读操作和刷新操作的示例性时序图。在以下所述的示例性实施例中，刷新操作可以是块刷新操作或部分刷新操作。 
如图9所示，写操作和读操作只对连接到位线BL1、SL1和WL1的存储器单元MC1进行，连接到SL1和WL1的所有其他MC1单元处于禁止状态。除了用于 写操作和读操作的禁止状态之外，图9的描述与图8的相同。 
如上所述，图8和图9之间的区别在于：图9中只有单个单元被写入或读取，而不是整个行。因此，在图9中，该行的没有被写入或读取的其余的单元被禁止。在示例性实施例中，通过分别施加位线写禁止电压或位线读禁止电压到位线BL2～j上，该行的其余的单元被禁止写入或读取。 
对于写操作，在T1和T2期间，位线写禁止电压例如1伏特被施加到位线BL2～j。因此，Vds是1伏特，如图3所示，BJT操作被阻止，没有电流流动。 
类似地，对于读操作，在T4期间，位线读禁止电压例如1伏特被施加到位线BL2～j。因此，Vds是1伏特，如图3所示，BJT操作被阻止，没有电流流动。 
如图9所示，关于刷新操作，该刷新操作与图8的相同。 
图9的时序图使以下清楚，即存储器单元阵列的随机访问操作是可以的。 
如图8和图9所示，尽管对于字线WLi示出了三级电压(例如0伏特的字线写电压、-1伏特的字线刷新电压和字线读电压以及-2伏特的字线保持电压)，但是两级电压(例如如图5所示的0伏特的字线写电压以及用于字线WLi的-1伏特的字线保持电压、字线读电压和字线刷新电压)也可以被使用。 
图10示出根据示例性实施例的存储器装置。图10示出一种存储器装置，其包括多个存储器块BK1、BK2、BKn以及行控制单元和列控制单元。在示例性实施例中，每个存储器单元与图4和7中示出的存储器单元相同或相似。此外，如图10所示，感测放大器SA1-SAn可以在存储器块之间提供。在示例性实施例中，感测放大器SA1-SAn可以是电压感测放大器或电流感测放大器。 
图10还示出了开放位线结构，然而，图10的教导也可以被应用到折叠(folded)位线体系结构。 
在图10中示出的示例性实施例中，存储器单元阵列包括多个存储器单元块例如图4和图7中示出的多个存储器单元块并且可以从至少一个所选定存储器单元块读数据或向其写数据。在示例性实施例中，行控制单元52”可以通过响应写指令WR、读指令RD和/或地址指令ADD来选择至少一个存储器块以及所选的存储器块内的源极线SLi和字线WLi并且分别提供足够的电压以分别选择合适的SL和WL。 
此外，行控制单元52”可以选择至少一个存储器块并且提供刷新电压到所选定的存储器块中的至少两个源极线SLi以响应于刷新信号REF。更进一步，当行控制单元52”提供刷新电压向到所选定存储器块中的所有源极线SLi提供刷新电压时，它可以进行块刷新。此外，存储器装置的所有存储器块可以通过提供刷新电压到每 个存储器块的所有源极线SLi而被刷新。 
在示例性实施例中，列控制单元54”根据由一个行操作或一个单元操作决定的数据信息来控制位线电压电平。此外，列控制单元54”可以通过提供特定电压到至少一个位线BL来控制刷新操作。如果该特定的电压被施加到所有的位线BLi，存储器单元阵列中所有的存储器单元都可以被刷新。该特定的电压可以与提供到源极线的刷新电压相同。 
在图10中示出的示例性实施例中，每个感测放大块SA1-n可以在写操作期间提供数据信息到相应的位线以及感测和放大存储器单元的数据。对于一个行操作，可以与感测放大器SAn数量一样多。对于随机访问操作，可以小于感测放大器SAn的数量。 
到目前为止，根据示例性实施例已经解释了包括无电容器存储器单元的存储器装置的BJT操作。尽管图1A和1B的存储器单元结构可以被用于如图4、图7和图10所述的存储器装置，在下文中将描述根据示例性实施例的图4、图7和图10的存储器装置的其他的新存储器单元结构。为了简单起见，以下附图中存储器单元的相同的部件将具有相同的附图标记。 
如图11A-11B示出了根据示例性实施例的存储器单元结构。如所示出的，源极线可以连接到集电极C/漏极D，位线可以连接到发射极E/源极S。在示例性实施例中，硅层中的第一节点14和第二节点16可以是N掺杂的(Ndoped)。在示例性实施例中，发射极E/源极S可以比集电极C/漏极D更重掺杂(例如N+)。在示例性实施例中，浮体区域18可以是P掺杂的。在示例性实施例中，如图11A所示，在栅极、发射极E/源极S和/或集电极C/漏极D之间没有交迭。如图11A所示，只要发射极E/源极S和/或集电极C/漏极D之间没有交迭，浮体区域18和发射极E/源极S和/或集电极C/漏极D之间的边界的轮廓可以具有任意形状。 
如图3所示，感测容限可以通过数据“1”单元和数据“0”单元之间Vds的差异来确定。为了增大感测容限，栅极和浮体之间的栅极G的电容相对于漏极电容CD或源极电容CS应该被减小。 
因此，栅极与源极和/或漏极之间没有交迭。因为栅极G、发射极E/源极S和集电极C/漏极D之间的大的空间，非交迭的存储器单元结构可以具有比图1A的存储器单元结构较小的能带斜率(energy band slope)。因此，与图1A的存储器单元结构相比，最大电场(E-field)可以被减小和/或复合速率也可以被减小。由于这些特性，图11A的非交迭的存储器单元结构表现出较好的保持时间和/或较好的泄漏特性。
此外，可使数据“0”退化的栅致漏极泄漏(gate induced drainage leakage，GIDL)现象可以被减少，因为栅极和漏极之间的电容Cgd变得较小。 
此外，栅极的被减少的电容Cg可以通过使绝缘层20变薄而被补偿以确保栅极和浮体18之间的电容。在示例性实施例中，栅极长度L2小于浮体长度L1。该参数可以提高可扩展性。 
虽然在图11A中未示出，但是栅极可以只与第一节点14和第二节点16之一交迭。例如，栅极只与第一节点14和第二节点16中在双极结操作期间接收较高施加电压的一个交迭。 
感测容限取决于数据“1”单元和数据“0”单元之间的浮体中所存储的电荷差。因为数据“1”单元比数据“0”单元具有更多的电荷，由此数据“1”单元的主体电势高于数据“0”单元的主体电势，对于数据“1”单元，BJT操作发生得比数据“0”单元快。这可以由图3示出，图3中对于所有的Vg，数据“1”单元在数据“0”单元的左侧。 
因此，对于数据“1”单元，如果更多的电荷在写操作期间存储在浮体中，将能实现较好的感测容限。 
更进一步，基极与集电极之间的电子的逃逸(runaway)或平均自由程(mean freepath)可以比图1A的长。因此，用于雪崩产生的碰撞电离更容易地发生。因此，对于数据“1”单元，更多的电荷可以存储在浮体中。在示例性实施例中，发射极E/源极S的杂质浓度大于集电极C/漏极D的杂质浓度。此外，如示例性实施例所述，由于负保持字线电压，由BJT操作所积累的空穴可以被保持在栅极G附近。如图11A所示，如果栅极G附近的浮体区域18比浮体区域18的至少一个其它的部分宽，那么保持时间可以被改善。 
图11B示出了根据示例性实施例的纵向存储器单元结构。如图11B所示，纵向无电容器的存储器单元可以包括衬底10、第一节点14、浮体区域18以及垂直堆叠在衬底10上的第二节点16。浮体区域18是电浮动的。如图11B所示，浮体区域18可以具有浮体长度L1。 
栅极绝缘层20和栅极22可以环绕浮体18。例如，栅极绝缘层20和栅极22可以接触浮体18的两个或更多侧的全部或部分。如果纵向无电容器的存储器单元是NMOS晶体管，那么第一节点14和第二节点16可以是第一导电类型例如N导电类型，浮体区域18可以是第二导电类型例如P导电类型。此外，纵向电容器结构具有SOI衬底或如图11B所示的常规的体衬底。 
如所示出的，源极线可以被连接到集电极C/漏极D，位线可以被连接到发射极 E/源极S。在示例性实施例中，如图11B所示，栅极电极与发射极E/源极S和/或集电极C/漏极D之间没有交迭。关于图11A的上述其它的特征也可以存在于图11B的纵向结构中。 
图12A和12B示出了根据示例性实施例的单元结构。如图12A-12B所示，为了提高倍增和雪崩产生，缓冲区域24在浮体与集电极/漏极之间形成。在示例性实施例中，缓冲区域24没有在浮体与发射极/源极之间提供。在示例性实施例中，缓冲区域24的杂质浓度可以比集电极/漏极和/或浮体的小。在示例性实施例中，本征半导体可以被用作缓冲区域24。在示例性实施例中，缓冲区域24可以是N-、N或P-中的一种。在示例性实施例中，缓冲区域24具有与最近的节点16同样的高度。在示例性实施例中，缓冲区域24覆盖最近的节点16的整个边界。在示例性实施例中，缓冲区域24接触绝缘层12。 
在示例性实施例中，缓冲区域24使电子从基极到集电极/漏极的平均自由程或逃逸增大。通过增大逃逸路程(runaway path)，雪崩产生的碰撞电离可以被提高。因此，更多的电荷可以被存储在数据“1”单元中。 
在示例性实施例中，发射极/源极的杂质浓度比集电极/漏极的高。在示例性实施例中，如果缓冲区域24是N-，那么L2可以大于L1，但是如果缓冲区域24是P-，那么L2可以小于L1。 
如图12B所示，在不增加用于缓冲区域的布局面积的情况下，纵向单元结构也可以被实现，因为如图12B所示，缓冲区域24在纵向方向延伸。 
图12B示出了根据示例性实施例的纵向存储器单元结构。如图12B所示，纵向无电容器的存储器单元可以包括衬底10、第一节点14、浮体区域18、缓冲区域24以及垂直堆叠在衬底10上的第二节点16。浮体区域18是电浮动的。如图12B所示，浮体区域18可以具有浮体长度L1。 
栅极绝缘层20和栅极22可以环绕浮体18。例如，栅极绝缘层20和栅极22可以接触浮体18的两个或更多侧的全部或部分。如果纵向无电容器的存储器单元是NMOS晶体管，那么第一节点14和第二节点16可以是第一导电类型例如N导电类型，浮体区域18可以是第二导电类型例如P导电类型。此外，纵向电容器结构可以具有SOI衬底或如图12B所示的常规的体衬底。 
如所示出的，为了提高倍增和雪崩产生，缓冲区域24可以在浮体与集电极/漏极之间形成。在示例性实施例中，缓冲区域24没有在浮体与发射极/源极之间提供。在示例性实施例中，缓冲区域24的杂质浓度可以小于集电极/漏极和/或浮体的杂质浓度。在示例性实施例中，本征半导体可以用作缓冲区域24。在示例性实施例中， 缓冲区域24可以是N-、N或P-中的一种。在示例性实施例中，缓冲区域24具有与最近的节点16同样的高度。在示例性实施例中，缓冲区域24覆盖最近的节点16的整个边界。在示例性实施例中，缓冲区域24接触绝缘层12。 
如图12A和12B所示，在浮体区域18、发射极E/源极S、集电极C/漏极D和/或缓冲区域24之间的边界的轮廓可以具有任意形状。 
关于图12A的上述其他的特征也可以存在于图12B的纵向结构中。 
在示例性实施例中，纵向结构可以具有如图12B所示的SOI衬底或常规衬底。 
图13A-13B示出了根据示例性实施例的存储器单元结构。如所示出的，图13A和13B示出了在图11和图12A-12B中示出的特征的组合。在图13A-13B中示出的示例性实施例中，即使当缓冲区域24是N-时，L1也大于L2。如以上所述，关于图11A-11B，图13A-13B中示出的示例性实施例可以减少GIDL和/或增大平均自由程。 
如所示出的，源极线可以被连接到集电极C/漏极D，位线可以被连接到发射极E/源极S。在示例性实施例中，如图13A所示，栅极电极与发射极E/集电极C之间没有交迭。如图3所示，感测容限可以通过数据“1”单元与数据“0”单元之间Vds差值来确定。为了增大感测容限，栅极电容CG相对于漏极电容CD或源极电容CS应该被减小。 
因此，栅极与源极或漏极之间没有交迭。此外，可使数据“0”退化的栅致漏极泄漏(GIDL)现象可以被减小，因为跨过栅极和漏极的电容Cgd变得较小。 
此外，栅极的被减少的电容Cg可以通过使绝缘层20变薄而被补偿以确保栅极与主体之间的耦合电容。在示例性实施例中，栅极长度L2小于浮体长度L1。该参数可以提高可扩展性。 
感测容限取决于数据“1”单元和数据“0”单元之间浮体中所存储的电荷差。因为数据“1”单元具有与数据“0”单元更多的电荷，因而数据“1”的主体电势比数据“0”单元的高，对于数据“1”单元，BJT操作发生得比数据“0”单元更快。这可以由图3示出，其中数据“1”单元在数据“0”单元的左侧。 
因此，如果在写操作期间，更多的电荷可以存储在数据“1”单元的浮体中，那么将能实现较好的感测容限。 
更进一步，衬底和集电极之间的电子的逃逸或平均自由程可以比图1A的长。因此，用于雪崩产生的碰撞电离更快地发生。因而，更多的电荷可以被存储在数据“1”单元中。在示例性实施例中，发射极/源极的杂质浓度可以大于集电极/漏极的杂质浓度。
如图13A-13B所示，为了提高倍增和雪崩产生，缓冲区域24可以在浮体与集电极/漏极之间形成。在示例性实施例中，缓冲区域24不在浮体与发射极/源极之间提供。在示例性实施例中，缓冲区域24的杂质浓度可以小于集电极/漏极和/或浮体的杂质浓度。在示例性实施例中，本征半导体可以用作缓冲区域24。在示例性实施例中，缓冲区域24可以是N-、N或P-中的一种。在示例性实施例中，缓冲区域24具有与最近的节点16同样的高度。在示例性实施例中，缓冲区域24覆盖最近的节点16的整个边界。在示例性实施例中，缓冲区域24接触绝缘层12。 
在示例性实施例中，缓冲区域24使电子从基极到集电极/漏极的平均自由程或逃逸增大。通过增大逃逸，雪崩产生的碰撞电离可以被提高。因此，更多的电荷可以存储在数据“1”单元中。 
在示例性实施例中，发射极/源极的杂质浓度可以比集电极/漏极的杂质浓度高。 
如图13B所示，在不增加用于缓冲区域24的布局面积的情况下，纵向单元结构也可以被实现，因为如图13B所示，缓冲区域24在纵向方向延伸。 
如图13A和13B所示，在浮体区域18、发射极E/源极S、集电极C/漏极D和/或缓冲区域24之间的边界的轮廓可以具有任意形状。 
在示例性实施例中，纵向结构可以具有SOI衬底或如图13B所示的常规的衬底。 
图14A-14B示出了根据示例性实施例的存储器单元结构。如图14A-14B所示，提供辅助体区域26以增加从发射极到浮体18的电子注入效率。在示例性实施例中，辅助体区域26的杂质浓度小于浮体区域18的杂质浓度。在示例性实施例中，浮体区域18比辅助体区域26长。在示例性实施例中，辅助体区域26接触发射极E/源极S。 
在示例性实施例中，辅助体区域26帮助更多的电子注入到浮体区域18并且到达基极/集电极区域，所以更有效的BJT操作可以发生。在示例性实施例中，发射极的杂质浓度比集电极和/或基极的杂质浓度高。 
如图14B所示，在不增加辅助体区域26的布局面积的情况下，纵向单元结构也可以被实施。因为如图14B所示，辅助体区域26在纵向方向延伸。 
如图14A-14B所示，浮体区域18、发射极E/源极S、集电极C/漏极D和/或辅助体区域26之间的边界的轮廓可以是任意形状。 
在示例性实施例中，纵向结构可以具有SOI衬底或如图14B所示的常规的衬底。 
图15A-15C示出了图11-14B的特征组合的其他的示例。如所示出的，图15A示出了图11A和14A示出的特征的组合。具体地，图15A示出了栅极22和浮体区域18，其中L1>L2并且辅助体区域26被提供以增大电子从发射极E/源极S的注入 效率。 
如所示出的，源极线可以被连接到集电极C/漏极D，位线可以被连接到发射极E/源极S。在示例性实施例中，如图11A所示，栅极22与发射极E/源极S和/或集电极C/漏极D之间没有交迭。如图3所示，感测容限可以通过数据“1”单元和数据“0”单元之间Vds的差值来确定。为了增大感测容限，相对于集电极C/漏极D的电容(例如，漏极的CD)或发射极E/源极S的电容(例如，源极的CS)，栅极的电容CG应该被减小。 
因而，栅极22与发射极E/源极S和/或集电极C/漏极D之间没有交迭。此外，可使数据“0”退化的栅致漏极泄漏(GIDL)现象可以被减少，因为跨过栅极22和漏极的电容Cgd变得较小。 
此外，栅极的被减少的电容Cg可以通过使绝缘层20变薄而被补偿以确保栅极22与浮体区域18之间的耦合电容。在示例性实施例中，栅极长度L2小于浮体长度L1。该参数可以提高可扩展性。 
感测容限可以取决于数据“1”单元和数据“0”单元之间的浮体中所存储的电荷差。因为数据“1”单元具有与数据“0”单元更多的电荷，因而数据“1”的主体电势比数据“0”单元的高，对于数据“1”单元，BJT操作发生得比数据“0”单元中的更快。这可以由图3示出，其中数据“1”单元在数据“0”单元的左侧。 
因此，如果在写操作期间更多的电荷可以存储在数据“1”单元的浮体中，将能实现较好的感测容限。 
更进一步，基极B和集电极C/漏极D之间电子的逃逸或平均自由程可以比图1A的长。因此，用于雪崩产生的碰撞电离更快地发生。因而，更多的电荷可以被存储在数据“1”单元中。在示例性实施例中，发射极E/源极S的杂质浓度可以大于集电极C/漏极D的杂质浓度。 
在示例性实施例中，辅助体区域26的杂质浓度可以小于浮体区域18的杂质浓度。在示例性实施例中，浮体区域18比辅助体区域26长。在示例性实施例中，辅助体区域26接触发射极E/源极S。 
在示例性实施例中，辅助体区域26帮助更多的电子注入到浮体区域18并且到达基极B/集电极C/漏极D区域，所以更有效的BJT操作可以发生。在示例性实施例中，发射极E/源极S的杂质浓度比集电极C/漏极D和/或基极B的杂质浓度高。 
在不增加辅助体区域26的布局面积的情况下，纵向单元结构也可以被实施。因为如图14B所示，辅助体区域26在纵向方向延伸。 
在示例性实施例中，纵向结构也可以具有图15A的特征。在示例性实施例中， 纵向结构可以具有如图15A所示的SOI衬底或者常规的衬底。 
图15B示出了图12A和14A示出的特征的组合。如图15B所示，为了提高倍增和雪崩产生，缓冲区域24可以在浮体区域18与集电极C/漏极D之间形成。在示例性实施例中，缓冲区域24没有在浮体区域18与发射极E/漏极S之间提供。在示例性实施例中，缓冲区域24的杂质浓度可以小于集电极C/漏极D和/或浮体区域18的杂质浓度。在示例性实施例中，本征半导体可以用作缓冲区域24。在示例性实施例中，缓冲区域24可以是N-、N或P-中的一种。在示例性实施例中，缓冲区域24具有与最近的节点16同样的高度。在示例性实施例中，缓冲区域24覆盖最近的节点16的整个边界。在示例性实施例中，缓冲区域24接触绝缘层12。 
在示例性实施例中，缓冲区域24增大了电子从基极B到集电极C/漏极D的平均自由程或逃逸路程。通过增大逃逸路程，用于雪崩产生的碰撞电离可以被提高。因而，更多的电荷可以存储在数据“1”单元中。 
在示例性实施例中，发射极E/源极S的杂质浓度可以大于集电极C/漏极D的杂质浓度。在示例性实施例中，如果缓冲区域24是N-，那么L2可以大于L1，相反如果缓冲区域24是P-，那么L2可以小于L1。 
如图15B所示，辅助体区域26被提供以增大从发射极E/源极S的电子注入效率。在示例性实施例中，辅助体区域26的杂质浓度可以小于浮体区域18的杂质浓度。在示例性实施例中，浮体区域18可以比辅助体区域26长。在示例性实施例中，辅助体区域26接触发射极E/源极S。 
在示例性实施例中，辅助体区域26帮助更多的电子注入到浮体区域18并且到达基极B/集电极/漏极C/D区域，所以更有效的BJT操作可以发生。在示例性实施例中，发射极E/源极S的杂质浓度比集电极C/漏极D和/或基极B的杂质浓度高。 
在不增加用于缓冲区域24和辅助体区域26的布局面积的情况下，纵向单元结构也可以被实施。因为如图13B和14B所示，缓冲区域24和辅助体区域26在纵向方向延伸。 
在示例性实施例中，纵向结构也可以具有图15B的特征。在示例性实施例中，纵向结构可以具有如图15B所示的SOI衬底或者常规的衬底。 
图15C示出了图11A、12A和14A中示出的特征的组合。如图15C所示，源极线可以连接到集电极C/漏极D，位线可以连接到发射极E/源极S。在示例性实施例中，如图11A所示，栅极22与发射极E/源极S和/或集电极C/漏极D之间没有交迭。如图3所示，感测容限可以通过数据“1”单元和数据“0”单元之间Vds的差值来确定。为了增大感测容限，栅极电容CG相对于漏极电容CD或源极电容CS 应该被减小。 
因而，栅极22与发射极E/源极S和/或集电极C/漏极D之间没有交迭。此外，可使数据“0”退化的栅致漏极泄漏(GIDL)现象可以被减小，因为跨过栅极和漏极的电容Cgd变得较小。 
此外，栅极的被减少的电容Cg可以通过使绝缘层20较薄而被补偿以确保栅极22和浮体区域18之间的耦合电容。在示例性实施例中，栅极长度L2小于浮体长度L1。该参数可以提高可扩展性。 
感测容限可以取决于数据“1”单元和数据“0”单元之间浮体中所存储的电荷差。因为数据“1”单元具有与数据“0”单元更多的电荷，因而数据“1”的主体电势比数据“0”单元的高，对于数据“1”单元，BJT操作发生得比数据“0”单元更快。这可以由图3示出，其中数据“1”单元在数据“0”单元的左侧。 
因此，如果在写操作期间，更多的电荷可以存储在数据“1”单元的浮体中，那么将能实现较好的感测容限。 
更进一步，基极和集电极之间的电子的逃逸或平均自由程可以比图1A的长。因此，用于雪崩产生的碰撞电离可以更快地发生。因而，更多的电荷可以被存储在数据“1”单元中。在示例性实施例中，发射极E/源极S的杂质浓度可以大于集电极C/漏极D的杂质浓度。 
如图15C所示，为了提高倍增和雪崩产生，缓冲区域24在浮体区域18与集电极C/漏极D之间形成。在示例性实施例中，缓冲区域24没有在浮体区域18与发射极E/漏极S之间提供。在示例性实施例中，缓冲区域24的杂质浓度可以小于集电极C/漏极D和/或浮体区域18的杂质浓度。在示例性实施例中，本征半导体可以用作缓冲区域24。在示例性实施例中，缓冲区域24可以是N-、N或P-中的一种。在示例性实施例中，缓冲区域24具有与最近的节点16同样的高度。在示例性实施例中，缓冲区域24覆盖与其最近的节点16的整个边界。在示例性实施例中，缓冲区域24接触绝缘层12。 
在示例性实施例中，缓冲区域24增大了电子从基极B到集电极C/漏极D的平均自由程或逃逸路程。通过增大逃逸路程，用于雪崩产生的碰撞电离可以被提高。因而，更多的电荷可以存储在数据“1”单元中。 
在示例性实施例中，发射极E/源极S的杂质浓度可以大于集电极C/漏极D的杂质浓度。 
如图15C所示，辅助体区域26可以被提供以增大从发射极E/源极S的电子注入效率。在示例性实施例中，辅助体区域26的杂质浓度可以小于浮体区域18的杂 质浓度。在示例性实施例中，浮体区域18比辅助体区域26长。在示例性实施例中，辅助体区域26接触发射极E/源极S。 
在示例性实施例中，辅助体区域26帮助更多的电子注入到浮体区域18并且到达基极/集电极C/漏极D(base/collector/drainC/D)区域，因而更有效的BJT操作可以发生。在示例性实施例中，发射极E/源极S的杂质浓度比集电极C/漏极D和/或基极B的杂质浓度高。 
在不增加用于缓冲区域24和辅助体区域26的布局面积的情况下，纵向单元结构也可以被实施。因为如图13B和14B所示，缓冲区域24和辅助体区域26在纵向方向延伸。 
如图11A和14B所示，任何区域之间的边界的轮廓可以具有任意的形状。 
在示例性实施例中，纵向结构也可以具有图15C的特征。在示例性实施例中，纵向结构可以具有如图15C所示的SOI衬底或者常规的衬底。 
图16A示出了根据示例性实施例的存储器单元结构的平面图。如图16A所示，存储器单元结构可以包括第一节点14(例如，发射极E/源极S)、第二节点16(例如，集电极C/漏极D)、浮体区域18、字线21、延伸体区域27、第一接触30、第二接触32、源极线34和/或位线36。在示例性实施例中，延伸体区域27可以在字线21下面并且从浮体区域18的一侧延伸以用作额外的电荷存储区域。在示例性实施例中，延伸体区域27可以提高无电容器的存储器的电荷保持能力。 
图16B示出了图16A的I-I’方向的横截面图，如图16B所示，存储器单元结构可以具有衬底10、绝缘层12、第一节点14(例如发射极E/源极S)、第二节点16(例如，集电极C/漏极D)以及浮体区域18。存储器单元还可以包括与第一节点14和第二节点16相邻的隔离层44。存储器单元还可以包括第一接触30和源极线34、第二接触48和位线36、包括栅极绝缘层20和栅极层22的栅极21以及绝缘层42和46。如图16B所示，L1>L2。延伸体区域27在图16B中是不可见的。 
图16C示出了沿图16A示出的II-II’方向的横截面图。图16C示出了衬底10、绝缘层12、浮体区域18、延伸体区域27、隔离层44、栅极21、绝缘层42和46以及位线36。延伸体区域27在图16C中示出为浮体区域18的延伸。 
应当注意，图16A-16C的延伸体区域27可以与上面图11-15C中所述的任意或所有特征共同使用。 
此外，如图17所示，空穴储存器(hole reservoir)140可以在浮体区域18下面形成。空穴储存器140可以被掩埋在绝缘层12中。空穴储存器140可以包括半导体材料或金属材料，它们具有比Si更高的价带。例如，空穴储存器140可以包括 Ge、Si-Ge、Al-Sb和Ga-Gb中的任意一种。因为空穴储存器140的价带比Si的价带高，空穴可以更容易地在空穴储存器140中积累。空穴储存器140可以与发射极E/源极S和集电极C/漏极D分离，因而通过减少结泄漏电流，数据保持特性可以被改善。因此，根据示例性实施例的无电容器的存储器可以具有改善的数据保持特性。关于空穴储存器的其他的细节可以在于2007年12月27日申请的美国专利申请第12/005399号、名为“CAPACITOR-LESS DRAM AND METHODS OFMANUFACTURING THE SAME”中找到，其全部内容结合于此作为参考。 
此外，基于体硅衬底的常规CMOS技术在栅极沟道长度小于大约40nm时表现出致命的短沟道效应。由于常规MOS器件的限制，有效的研究已经在FinFET器件的领域中开展。 
图18示出了根据示例性实施例的存储器单元结构。图18中示出的FinFET存储器单元在衬底10上的绝缘层12上制作。FinFET存储器单元包括绝缘层12上的硅图案，该硅图案具有第一节点14、第二节点16和/或浮体区域18。FinFET存储器单元还包括栅极绝缘层20和栅极22。栅极22环绕浮体18。例如，栅极绝缘层20和栅极22可以接触浮体18的两侧或多侧的所有或部分。如图18所示，栅极绝缘层20和栅极22接触浮体18的三侧的一部分。 
在示例性实施例中，如图18所示，栅极22与第一节点14或第二节点16之间没有交迭。也就是，如图11A所示，栅极长度小于浮体长度。然而，在可选的实施例中，栅极22可以与第一节点14和第二节点16之一或两者交迭。 
同样地，以上在示例性实施例中所述的缓冲区域24和/或辅助体区域26可以与图18的FinFET存储器装置共同使用。 
图19示出了根据示例性实施例的存储器单元结构。图19中示出的存储器单元结构具有与图18的相同的结构，除了它可以包括浮体区域18上且在栅极结构20和22下的延伸体区域27之外。栅极结构20和22环绕浮体区域和延伸体区域27。用作额外的电荷存储区域27的延伸体区域27可以提高存储器装置的电荷保持能力。在示例性实施例中，如图18所示，存储器装置还包括第一节点14和第二节点16之一与浮体区域之间的缓冲区域24和/或辅助体区域26。 
尽管示例性实施例已经在上面描述，但这些实施例可以以各种方式扩充或修改。以上结合图11A-19所述的任何变化和/或替换也可以应用到图1A-10中示出的示例性实施例。更一般地，本说明书公开了具有许多不同特征的许多示例性实施例。这些特征的每个可以以任意组合使用。 
图20示出了根据示例性实施例的存储器系统。如图20所示，存储器系统可以 包括存储器控制器1800和无电容器的存储器装置1802。在示例性实施例中，无电容器的存储器装置1802可以是以上在图4、7和10中所述的存储器的任意一种。此外，存储器控制器1800可以被包括在进行其他特定功能的集成电路例如CPU或图形控制器中。 
如图20所示，存储器控制器1800提供指令CMD和地址ADDR到存储器装置1802，存储器控制器1800和存储器装置1802双向交换DATA。 
存储器控制器1800可以包括寄存器211，存储器装置1802可以包括寄存器221。寄存器211、221的每个可以存储指示存储器装置1802以块刷新模式还是以部分刷新模式操作的信息。此外，如果存储器装置1802被确定以部分刷新模式，寄存器211、221的每个可以存储部分刷新模式中一次激活的源极线或位线的数量。 
如图21所示，在示例性实施例中，无电容器的存储器装置1802可以是存储器模块1804，其包括多个无电容器的存储器装置1802(例如x存储器装置1802x，其中x是大于等于1的整数)以增大存储器容量。 
在示例性实施例中，存储器模块1804可以包含：寄存器231例如EEPROM，其存储CL(CAS等待时间)、tRCD(RAS到CAS的延迟时间)；指示器，其表示部分刷洗模式或块刷新模式和/或在部分刷新模式中一次被刷新的位线的数量。 
在示例性实施例中，存储器控制器1800可以从存储器模块寄存器231中读取所存储的值，在存储器系统启动之后向存储器控制器寄存器211写入信息，然后使用模式寄存器设置(MRS)指令将一个或多个值写入到存储器模块1804的每个相应的存储器装置1802x的寄存器221x。例如，存储器控制器1800可以提供MRS指令以确定块刷新模式和部分刷新模式之一，然后提供用于刷新操作的刷新指令。 
当确定是部分刷新时，MRS指令可以包括存储器装置1802x中有多少源极线(或位线)在刷新操作中将被一次激活。 
存储器控制器1800中的寄存器211和存储器装置1802x中的寄存器221x可以被修改，并且被设置为当存储器系统被加电或复位时所出生的初始化序列的一部分。 
图22A示出了用于常规存储器系统的常规时序图。如图22A所示，根据时钟信号CLK，常规存储器控制器可以提供激活指令ACT连同行地址R-ADDR一起以根据行地址激活指定的字线。在时间延迟tRCD之后，存储器控制器可以发布写指令WR、列地址C-ADDR，并提供将被写入的数据WD到由行地址R-ADDR和列地址C-ADDR指定的存储器单元。对于与根据行地址被激活的字线相连的存储器单元的读操作，常规存储器控制器发布读指令RE连同列地址C-ADDR，然后数据 从存储器装置中读取RD。如果读指令RE不是对于相同的行地址，那么存储器控制器必须为读指令发布另一激活指令ACT。 
图22B示出了根据图20或图21的存储器系统的时序图。如图22B所示，存储器控制器不必发布字线激活指令ACT。相反，如以上示例性实施例所述，存储器控制器可以输出具有写指令WR以及地址ADDR，并将数据WD写入到无电容器的存储器装置中的无电容器的存储器单元，该地址ADDR包括指定哪个字线被激活的行地址以及选择连接到被激活的字线的无电容器的存储器单元的列地址。 
此外，如果没有任何先前的字线激活指令ACT，存储器控制器输出读指令RE以及包括行地址和列地址的地址ADDR。因而，根据示例性实施例的存储器系统没有像传统存储器装置一样的tRCD延迟，从而可以比常规存储器系统实施较高的操作系统。此外，根据示例性实施例的存储器控制器可以更简单地实施，因为存储器控制器同时输出行地址和列地址。在常规的存储器控制器中，需要单独的控制电路以输出行地址和列地址。 
如图22B所示，在示例性实施例中，存储器控制器可以发布用于选择块刷新模式和部分刷新模式之一的MRS指令，如果部分刷新模式被选择，那么MRS指令可以包括对于部分刷新操作多少个源极线SL或位线BL可以被同时激活。在MRS指令之后，存储器控制器可以然后发布刷新指令REF。 
以上结合图20-22B所述的任意变化和/或替换也可以应用到图1A-10或11A-19中示出的示例性实施例。更一般地，本说明书公开了具有许多不同特征的多个示例性实施例。这些特征的每个可以以任意组合使用。 
示例性实施例由此被描述，显然，其可以以许多方式改变。该变化不应被认为背离示例性实施例，并且所有这些修改都旨在包括在所附权利要求的范围内。

Claims (28)

1.一种存储器装置，其包括：
存储器阵列，其包括多个存储器单元，每个所述存储器单元包括具有分别连接到至少一个位线、至少一个源极线和至少一个字线的第一节点、第二节点和棚极节点的浮体晶体管；以及
控制单元，其通过选择所述至少一个源极线和所述至少一个位线之一，响应刷新指令进行刷新操作，其中如果第一数据存储在与所选定的线相连的存储器单元，则由双极结操作引起的第一电流流动，
其中所述控制单元根据数据信息通过将位线写电压施加到所述至少一个位线、然后将源极线写电压施加到所述至少一个源极线、以及然后将字线写电压施加到所述至少一个字线来进行写操作，
所述控制单元还通过向所述至少一个字线施加字线保持电压、然后向所述至少一个源极线施加源极线保持电压、以及然后向所述至少一个位线施加位线保持电压进行所述写操作。
2.如权利要求1所述的存储器装置，其中如果第二数据存储在与所选定的线相连的所述存储器单元，则由双极结操作引起的电流不流动。
3.如权利要求1所述的存储器装置，所述多个存储器单元的每个包括所述第一节点和所述第二节点之间的浮体区域。
4.如权利要求3所述的存储器装置，其中所述浮体区域具有浮体长度，栅极具有栅极长度，其中所述栅极长度小于所述浮体长度。
5.如权利要求1所述的存储器装置，其中源极线的数量等于字线的数量。
6.如权利要求5所述的存储器装置，其中对于施加到所述至少一个字线的给定电压，施加到所述至少一个源极线与所述至少一个位线的电压之间的差引起所述双极结操作。
7.如权利要求1所述的存储器装置，所述控制单元包括用于控制所述至少一个源极线和所述至少一个字线的行控制单元和用于控制所述至少一个位线的列控制单元。
8.如权利要求1所述的存储器装置，其中源极线的数量小于字线的数量。
9.如权利要求8所述的存储器装置，其中在位线方向上相邻的存储器单元共享所述至少一个源极线之一，所述控制单元还通过控制所述至少一个字线进行所述刷新操作。
10.一种存储器装置，其包括：
存储器阵列，其包括多个存储器单元，每个所述存储器单元包括浮体晶体管，所述浮体晶体管具有分别连接到至少一个位线、至少一个源极线和至少一个字线的第一节点、第二节点和栅极节点；以及
控制单元，其用于根据数据信息通过将位线写电压施加到所述至少一个位线、然后将源极线写电压施加到所述至少一个源极线、以及然后将字线写电压施加到所述至少一个字线来进行写操作，
其中所述控制单元还通过向所述至少一个字线施加字线保持电压、然后向所述至少一个源极线施加源极线保持电压、以及然后向所述至少一个位线施加位线保持电压进行所述写操作。
11.如权利要求10所述的存储器装置，其中所述源极线写电压大于所述位线写电压和所述字线写电压。
12.如权利要求11所述的存储器装置，其中对于所述字线写电压，根据所述数据信息，所述源极线写电压和所述位线写电压之间的差引起双极结操作。
13.如权利要求10所述的存储器装置，其中所述控制单元还通过向所述至少一个字线只施加两个电压电平来进行所述写操作、读操作和刷新操作。
14.如权利要求10所述的存储器装置，其中源极线的数量等于字线的数量。
15.如权利要求10所述的存储器装置，其中源极线的数量小于字线的数量。
16.一种存储器装置，其包括：
存储器阵列，其包括多个存储器单元，每个所述存储器单元包括具有分别连接到至少一个位线、至少一个源极线和至少一个字线的第一节点、第二节点和栅极的浮体晶体管；以及
控制单元，其通过选择所述至少一个源极线之一并通过不选择任何所述至少一个字线进行读操作，其中如果第一数据存储在与所选定的源极线相连的存储器单元，则由双极结操作引起的第一电流流动，
其中所述控制单元根据数据信息通过将位线写电压施加到所述至少一个位线、然后将源极线写电压施加到所述至少一个源极线、以及然后将字线写电压施加到所述至少一个字线来进行写操作，
其中所述控制单元还通过向所述至少一个字线施加字线保持电压、然后向所述至少一个源极线施加源极线保持电压、以及然后向所述至少一个位线施加位线保持电压进行所述写操作。
17.如权利要求16所述的存储器装置，其中如果第二数据被存储在与所选定的源极线相连的存储器单元，则由双极结操作引起的第二电流不流动。
18.如权利要求16所述的存储器装置，其中所述控制单元向所述至少一个源极线的所选定的一个施加源极线读电压并向所述至少一个字线施加字线保持电压。
19.如权利要求18所述的存储器装置，其中所述控制单元还通过选定所述至少一个源极线之一、所述至少一个字线之一和所述至少一个位线之一进行写操作。
20.如权利要求19所述的存储器装置，其中对于所述写操作，所述控制单元将源极线写电压施加到所述至少一个源极线中选定的一个并且将字线写电压施加到所述至少一个字线中选定的一个。
21.如权利要求20所述的存储器装置，其中所述源极线读电压等于所述源极线写电压。
22.如权利要求19所述的存储器装置，其中所述控制单元还通过选择至少两个所述源极线并且不选择任何所述至少一个字线进行刷新操作。
23.如权利要求22所述的存储器装置，其中对于所述刷新操作，所述控制单元向选定的至少两个所述源极线施加源极线刷新电压并且向所述至少一个字线施加所述字线保持电压。
24.如权利要求23所述的存储器装置，其中所述源极线读电压等于所述源极线写电压和所述源极线刷新电压。
25.如权利要求23所述的存储器装置，其中所述控制单元还通过只施加所述字线保持电压和字线写电压到所述至少一个字线来进行所述写操作、所述读操作和所述刷新操作。
26.如权利要求17所述的存储器装置，还包括：
感测单元，用于感测所述第一电流和所述第二电流，并且是电压感测放大器和电流感测放大器之一。
27.如权利要求16所述的存储器装置，所述多个存储器单元的每个包括所述第一节点和所述第二节点之间的浮体区域，其中所述浮体区域具有浮体长度，所述栅极具有栅极长度，其中所述栅极长度小于所述浮体长度。
28.如权利要求26所述的存储器装置，其中源极线的数量等于字线的数量。
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