CN101383181B - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置具有副孔区的简单布局图案。该半导体存储装置，包括：段输入/输出线；第一局部输入/输出线和第二局部输入/输出线，分别对应于所述段输入/输出线；输入/输出开关，被配置为响应于第一开关控制信号将段输入/输出线选择性地连接到所述第一局部输入/输出线；以及假输入/输出开关，其连接到第二局部输入/输出线，但是不连接到所述段输入/输出线。

Description

半导体存储装置
相关申请的交叉引用
本发明要求分别于2007年9月4日和2008年8月27日提交的韩国专利申请号10-2007-0089644和10-2008-0083862的优先权，这些申请通过引用全部结合于此。
背景技术
本主题涉及半导体存储装置，更具体地，涉及半导体存储装置的副孔区(sub hole region)中的晶体管布局。
半导体存储装置，如动态随机存取存储器(DRAM)，包括接口区、核心区、以及用于在接口区和核心区之间传输数据的分层数据总线。段输入/输出线和局部输入/输出线设置在核心区，并且从接口区到核心区设置全局输入/输出线。
单元阵列的配置和数据路径根据半导体存储装置的尺寸和性能而变化。
在传统的单元阵列结构中，存储在多个单元中的数据通过相应的位线读出放大器(BLSA)共享单个段输入/输出线。对于其中位线读出放大器阵列在上单元阵列和下单元阵列之间共享的共享位线读出放大器结构，存在用于选择性连接位线读出放大器和上/下位线的位线连接器。因此，共享位线读出放大器的上、下单元阵列块中的数据也可以共享段输入/输出线。
段输入/输出线通过输入/输出开关连接到局部输入/输出线。这是为了防止段输入/输出线受局部输入/输出线的很高的电容的影响。因此，所有的段输入/输出线通过输入/输出开关连接到局部输入/输出线。
输入/输出开关设置在半导体存储装置中的副孔区中。副孔区是指水平布置在上/下单元阵列之间的位线读出放大器阵列与垂直布置在左/右单元阵列之间的副字线驱动器阵列相互交叉的区。位线读出放大器驱动电路、位线控制电路和副字线控制电路、以及上述输入/输出开关设置在副孔区中。
图1A、图1B和图1C示出半导体存储装置的典型的存储区架构。图1A、图1B和图1C是单个图的各部分。也就是说，图1B的顶部与图1A的底部耦合，图1B的底部与图1C的顶部耦合，以形成单个图。
参考图1A、图1B和图1C，多个单元阵列(MAT)和副字线驱动器阵列以矩阵形式设置。这里，为了方便，未示出位线读出放大器阵列。
段输入/输出线SIO<0>/SIOB<0>和SIO<2>/SIOB<2>以及段输入/输出线SIO<1>/SIOB<1>和SIO<3>/SIOB<3>分别在行方向上排列在单元阵列MAT之上和之下。局部输入/输出线LIOU<0>/LIOBU<0>、LIOU<1>/LIOBU<1>、LIOD<0>/LIOBD<0>和LIOD<1>/LIOBD<1>，以及局部输入/输出线LIOU<2>/LIOBU<2>、LIOU<3>/LIOBU<3>、LIOD<2>/LIOBD<2>和LIOD<3>/LIOBD<3>分别在列方向上排列在单元阵列MAT之间。
即使仅仅考虑段输入/输出线SIO<0>/SIOB<0>、SIO<2>/SIOB<2>、SIO<1>/SIOB<1>和SIO<3>/SIOB<3>以及局部输入/输出线LIOU<0>/LIOBU<0>、LIOU<1>/LIOBU<1>、LIOD<0>/LIOBD<0>和LIOD<1>/LIOBD<1>，根据存储区，连接段输入/输出线和局部输入/输出线的输入/输出开关(设置在副孔区中)的形状也是不同的。
更具体地，中间存储区包括用于连接段输入输出线SIO、SIOB和上局部输入/输出线LIOU、LIOBU的第一输入/输出开关51A，以及用于连接段输入/输出线SIO、SIOB和下局部输入/输出线LIOD、LIOBD的第二输入/输出开关51B。
上存储区仅仅包括用于连接段输入/输出线SIO、SIOB和上局部输入/输出线LIOU、LIOBU的第一输入/输出开关51A。
下存储区包仅仅包括用于连接段输入/输出线SIO、SIOB和下局部输入/输出线LIOD、LIOBD的第二输入/输出开关51B。
仅供参考，在上存储区中，各预充电单元LIO预充电分别设置在局部输入/输出线的上端。
图2A、图2B和图2C是示出相应存储区的常规副孔区的电路图。
每个副孔区包括位线分离信号(BISH和BISL)发生电路10，副字线驱动信号(FX0，FX2，FX4和FX6)发生电路11，位线均衡信号(BLEQ)发生电路12，位线读出放大器驱动电路13，以及输入/输出开关14A、14B和14C之一。在这里，分别用于位线分离信号(BISH和BISL)发生电路10、副字线驱动信号(FX0，FX2，FX4和FX6)发生电路11、位线均衡信号(BLEQ)发生电路12和位线读出放大器驱动电路13的电路是相同的，而不管它们位于哪些存储区中。
参考图2A，设置在上存储区中的副孔区中的输入/输出开关电路14A包括用于对段输入/输出线SIO和SIOB进行均衡/预充电的晶体管(三个NMOS晶体管，每个在其栅极接收位线均衡信号BLEQ)以及用于响应于上开关控制信号IOSWU连接段输入/输出线SIO、SIOB和上局部输入/输出线LIOU、LIOBU的第一输入/输出开关51A。这是因为在上存储区中不需要下局部输入/输出线LIOD、LIOBD和段输入/输出线SIO、SIOB之间的连接。第一输入/输出开关51A包括具有用于接收上开关控制信号IOSWU的栅极和连接到段输入/输出线SIO、SIOB和上局部输入/输出线LIOU、LIOBU的源极/漏极的两个NMOS晶体管。
参考图2B，设置在中间存储区中的副孔区中的输入/输出开关电路14B包括用于对段输入/输出线SIO和SIOB进行均衡/预充电的晶体管，第一输入/输出开关51A和第二输入/输出开关51B。这是因为在中间存储区中不需要从段输入/输出线SIO、SIOB到上局部输入/输出线LIOU、LIOBU和下局部输入/输出线LIOD、LIOBD的连接。第二输入/输出开关51B包括具有用于接收下开关控制信号IOSWD的栅极和连接到段输入/输出线SIO、SIOB和下局部输入/输出线LIOD、LIOBD的源极/漏极的两个NMOS晶体管。
参考图2C，设置在下存储区中的副孔区中的输入/输出开关电路14C包括用于对段输入/输出线SIO和SIOB进行均衡/预充电的晶体管，以及用于响应于下开关控制信号IOSWD连接段输入/输出线SIO、SIOB和下局部输入/输出线LIOD、LIOBD的第二输入/输出开关51B。这是因为在下存储区中不需要上局部输入/输出线LIOU、LIOBU和段输入/输出线SIO、SIOB之间的连接。
如上所述，设置在副孔区中的输入/输出开关电路14A、14B和14C的电路根据存储区是不同的。
图3A、图3B和图3C分别是示出图2A、图2B和图2C的副孔区的图案布局的示图。在这里，由浅颜色突出的多个矩形代表晶体管。
从图3A、图3B和图3C中可以看出，副孔区的布局根据上存储区、中间存储区和下存储区是不同的。
也就是说，上存储区中的副孔区仅仅包括第一输入/输出开关51A，而不包括第二输入/输出开关51B。因此，用于第二输入/输出开关51B的区域A由未用空间或另一图案占用。
相反，下存储区中的副孔区仅仅包括第二输入/输出开关51B，而不包括第一输入/输出开关51A。因此，用于第一输入/输出开关51A的区域B由未用空间或另一图案占用。
结果，单个存储区需要针对包括输入/输出开关电路14A、14B和14C的副孔区的多种布局。
在这种情况下，在制造器件，多种布局图案会降低布局效率，且增加操作时间。而且，多种布局图案会在掩模工艺中引起操作错误。结果，可能降低生产率和器件可靠性。
发明内容
本发明的实施例涉及提供一种具有副孔区的简单布局图案的半导体存储装置。
根据本发明的一方面，提供一种半导体存储装置，该半导体存储装置包括：段输入/输出线；对应于段输入/输出线的第一局部输入/输出线和第二局部输入/输出线；输入/输出开关，被配置为响应于第一开关控制信号将段输入/输出线选择性地连接到第一局部输入/输出线；以及假输入/输出开关，其连接到第二局部输入/输出线，但是不连接到段输入/输出线。
根据本发明的另一方面，提供一种具有多个副孔区的半导体存储装置，其中在副孔区中，副字线驱动块和位线读出放大器块相互交叉，该半导体存储装置包括：第一副孔区，包括第一输入/输出开关和第二输入/输出开关，该第一输入/输出开关被配置为响应于第一开关控制信号选择性地连接第一段输入/输出线和第一局部输入/输出线，该第二输入/输出开关被配置为响应于第二开关控制信号选择性地连接所述第一段输入/输出线和第二局部输入/输出线；以及第二副孔区，包括第三输入/输出开关和第一假输入/输出开关，该第三输入/输出开关被配置为响应于第一开关控制信号选择性地连接第二段输入/输出线和所述第一局部输入/输出线，该第一假输入/输出开关连接到所述第二局部输入/输出线但是不连接到所述第二段输入/输出线。
根据本发明的示例性实施例，所有副孔区的输入/输出开关电路具有相同的晶体管图案，而不管它们位于哪些存储区中。也就是说，用于中间存储区的输入/输出开关电路的图案也可以应用于上存储区和下存储区。为此，在上存储区和下存储区中的每个副孔区中，设置没有连接到段输入/输出线的假输入/输出开关。优选地，假输入/输出开关被施加以预定电源电压但不浮置，以防止误操作。
附图说明
图1A、图1B和图1C是示出半导体存储装置的典型存储结构的图。
图2A、图2B和图2C是示出各存储区的传统副孔区的电路图。
图3A、图3B和图3C是分别示出图2A、图2B和图2C的副孔区的图案布局的图。
图4A、图4B和图4C是示出根据本发明实施例的各存储区的副孔区的电路图。
图5A、图5B和图5C是分别示出图4A、图4B和图4C的副孔区的图案布局的图。
具体实施方式
下文中将参考附图详细说明根据本发明的半导体存储装置。
图4A、图4B和图4C是示出根据本发明实施例的各存储区的副孔区的电路图。
副孔区各包括：位线分离信号(BISH和BISL)生成电路100、副字线驱动信号(FX0、FX2、FX4和FX6)生成电路101、位线均衡信号(BLEQ)生成电路102、位线读出放大器驱动电路103以及输入/输出开关电路104A、104B和104C中的一个。这里，无论是处于哪个存储区，用于位线分离信号(BISH和BISL)生成电路100、副字线驱动信号(FX0、FX2、FX4和FX6)生成电路101、位线均衡信号(BLEQ)生成电路102以及位线读出放大器驱动电路103的电路分别是相同的。
参考图4B，设置于中间存储区的副孔区中的输入/输出开关电路104B包括第一输入/输出开关501A和第二输入/输出开关501B，以及与图2B中所示传统输入/输出开关电路14B相同的段输入/输出线均衡/预充电单元。
这里，段输入/输出线均衡/预充电单元包括NMOS晶体管MN10、MN11和MN12。NMOS晶体管MN10在栅极接收位线均衡信号BLEQ，且其源极和漏极连接到段输入/输出线SIO和段输入/输出线SIOB。NMOS晶体管MN11具有用来接收位线均衡信号BLEQ的栅极、连接到段输入/输出线SIOB的源极以及连接到预充电电压VPCG的漏极。NMOS晶体管MN12具有用来接收位线均衡信号BLEQ的栅极、连接到段输入/输出线S10的源极以及连接到预充电电压VPCG的漏极。
第一输入/输出开关501A包括NMOS晶体管MN14和MN13。NMOS晶体管MN14在栅极接收上开关控制信号IOSWU，且其源极和漏极连接到段输入/输出线SIO和上局部输入/输出线LIOU。NMOS晶体管MN13在栅极接收上开关控制信号IOSWU，且其源极和漏极连接到段输入/输出线SIOB和上局部输入/输出线LIOBU。
第二输入/输出开关501B包括NMOS晶体管MN16和MN15。NMOS晶体管MN16在栅极接收下开关控制信号IOSWD，且其源极和漏极连接到段输入/输出线SIO和下局部输入/输出线LIOD。NMOS晶体管MN15在栅极接收下开关控制信号IOSWD，且其源极和漏极连接到段输入/输出线SIOB和下局部输入/输出线SIOBD。
参考图4A，设置在上存储区的副孔区中的输入/输出开关电路104A输入/输出开关电路104A包括：如上面针对图4B所述的第一输入/输出开关501A、假第二输入/输出开关501C、以及如上面针对图4B所述的段输入/输出线均衡/预充电单元502。第一输入输出开关501A用来：响应于上开关控制信号IOSWU，连接段输入/输出线SIO和SIOB以及上局部输入/输出线LIOU和LIOBU。假第二输入/输出开关501C不连接到段输入/输出线SIO和SIOB。
基本上，在上存储区中，不需要段输入/输出线SIO和SIOB与下局部输入/输出线LIOD和LIOBD之间的连接。然而，将不连接到段输入/输出线SIO和SIOB的假第二输入/输出开关501C加到上存储区，使得可以将与间存储区的布局相同的布局应用到上存储区。
假第二输入/输出开关501C包括NMOS晶体管MN18和MN17。NMOS晶体管MN18具有用来接收下开关控制信号IOSWD的栅极、连接到下局部输入/输出线LIOD的源极和连接到电源电压VDDA的漏极。NMOS晶体管MN17具有用来接收下开关控制信号IOSWD的栅极、连接到下局部输入/输出线LIOB的源极以及连接到电源电压VDDA的漏极。
参考图4C，设置在下存储区的副孔区中的输入/输出开关电路104C包括第二输入/输出开关501B、假第一输入/输出开关501D以及段输入/输出线均衡/预充电单元502。第二输入输出开关501B用来响应于下开关控制信号IOSWD，连接段输入/输出线SIO和SIOB与下局部输入/输出线LIOD和LIOBD。假第一输入/输出开关501D不连接到段输入/输出线SIO和SIOB。
基本上，在下存储区中，不需要/输出线SIO和SIOB与上局部输入/输出线LIOU和LIOBU之间的连接。然而，将不连接到段输入/输出线SIO和SIOB的假第一输入/输出开关501D加到下存储区，使得可以将与中间存储区的布局相同的布局应用到下存储区。
假第一输入/输出开关501D包括NMOS晶体管MN20和MN19。NMOS晶体管MN20具有用来接收上开关控制信号IOSWU的栅极、连接到上本地输入/输出线LIOU的源极以及连接到电源电压VDDA的漏极。NMOS晶体管MN19具有用来接收上开关控制信号IOSWU的栅极、连接到上局部输入/输出线LIOBU的源极以及连接到电源电压VDDA的漏极。
因为段输入/输出线SIO和SIOB以及与它们相对应的局部输入输出线不参加实际的数据传输，所以假第一输入/输出开关501D和假第二输入/输出开关501C是否被浮置都不要紧。然而，优选用电源电压VDDA将它们终止，从而防止晶体管的故障。
图5A、图5B和图5C是分别示出图4A、图4B和图4C的副孔区的图案布局的图。这里，用亮色高光显示的多个矩形代表晶体管。
根据图5A、图5B和图5C可见，晶体管的图案布局是相同的。
即，除了关联图案部分，假第一输入/输出开关501D和假第二输入/输出开关501C允许所有副孔区具有相同的布局图案，而不管它们位于哪个存储区。
换句话说，副孔区中的晶体管的设置相同，而不管该副孔区位于哪个存储区。另外，将电源电压VDDA施加到不连接到段输入/输出线SIO和SIOB的假第一输入/输出开关501D和假第二输入/输出开关501C。因此，关联图案彼此略有不同。
根据上面所述的示例性实施例，简化了所有副孔区的设计图案。这样，可以减少布局工作时间，且因为相同图案的重复，也可以减少处理错误。结果，可以提高生产率和装置可靠性。
虽然针对具体实施例说明了本发明，本领域的技术人员会了解可以进行各种改变和变型，而不离开所附权利要求书限定的发明的实质和范围。
例如，在上面所述实施例中，例如，逻辑的种类和设置是基于输入信号和输出信号都是高有效信号的情形。因此，如果信号的有效极性改变，则逻辑也可以不同地实现。尽管这种实现的数目巨大，但根据上面对具体实施例的说明，本领域的技术人员可以简单地设计这种实现，因此，这里省略这种实现的直接说明。
另外，在上面的示例性实施例中，说明了用电源电压VDDA来终止未使用的假输入/输出开关。然而，本发明不局限于此。例如，还可以利用电源电压VDDA之外的电源电压来终止未使用的假输入/输出开关，或将未使用的假输入/输出开关浮置。

Claims (18)

1.一种半导体存储装置，包括：
段输入/输出线；
第一局部输入/输出线和第二局部输入/输出线，分别对应于所述段输入/输出线；
输入/输出开关，被配置为响应于第一开关控制信号将段输入/输出线选择性地连接到所述第一局部输入/输出线；以及
假输入/输出开关，其连接到第二局部输入/输出线，但是不连接到所述段输入/输出线。
2.如权利要求1所述的半导体存储装置，其中，所述段输入/输出线和所述第一和第二局部输入/输出线均包括具有正线和负线的差分线。
3.如权利要求2所述的半导体存储装置，其中，所述输入/输出开关包括：
第一MOS晶体管，其源极和漏极分别连接到所述段输入/输出线的正线和所述第一局部输入/输出线的正线，其栅极被配置为接收所述第一开关控制信号；以及
第二MOS晶体管，其源极和漏极分别连接到所述段输入/输出线的负线和所述第一局部输入/输出线的负线，其栅极被配置为接收所述第一开关控制信号。
4.如权利要求3所述的半导体存储装置，其中，所述假输入/输出开关包括：
第三MOS晶体管，其栅极被配置为接收第二开关控制信号，其源极连接到所述第二局部输入/输出线的正线；以及
第四MOS晶体管，其栅极被配置为接收所述第二开关控制信号，其源极连接到所述第二局部输入/输出线的负线。
5.如权利要求4所述的半导体存储装置，其中，所述第三和第四MOS晶体管的漏极连接到电源电压。
6.一种半导体存储装置，具有副字线驱动块和位线读出放大器块相互交叉的多个区，所述半导体存储装置包括：
所述多个区中的第一区，包括第一输入/输出开关和第二输入/输出开关，该第一输入/输出开关被配置为响应于第一开关控制信号选择性地连接第一段输入/输出线和第一局部输入/输出线，该第二输入/输出开关被配置为响应于第二开关控制信号选择性地连接所述第一段输入/输出线和第二局部输入/输出线；以及
所述多个区中的第二区，包括第三输入/输出开关和第一假输入/输出开关，该第三输入/输出开关被配置为响应于第一开关控制信号选择性地连接第二段输入/输出线和所述第一局部输入/输出线，该第一假输入/输出开关连接到所述第二局部输入/输出线但是不连接到所述第二段输入/输出线。
7.如权利要求6所述的半导体存储装置，还包括所述多个区中的第三区，该第三区包括第四输入/输出开关和第二假输入/输出开关，该第四输入/输出开关被配置为响应于所述第二开关控制信号选择性地连接第三段输入/输出线和所述第二局部输入/输出线，该第二假输入/输出开关连接到所述第一局部输入/输出线但是不连接到所述第三段输入/输出线。
8.如权利要求7所述的半导体存储装置，其中，所述第一、第二和第三段输入/输出线和所述第一和第二局部输入/输出线均包括具有正线和负线的差分线。
9.如权利要求8所述的半导体存储装置，其中所述第一输入/输出开关包括：
第一MOS晶体管，其源极和漏极分别连接到所述第一段输入/输出线的正线和所述第一局部输入/输出线的正线，其栅极被配置为接收所述第一开关控制信号；以及
第二MOS晶体管，其源极和漏极分别连接到所述第一段输入/输出线的负线和所述第一局部输入/输出线的负线，其栅极被配置为接收所述第一开关控制信号。
10.如权利要求9所述的半导体存储装置，其中所述第二输入/输出开关包括：
第三MOS晶体管，其源极和漏极分别连接到所述第一段输入/输出线的正线和所述第二局部输入/输出线的正线，其栅极被配置为接收所述第二开关控制信号；以及
第四MOS晶体管，其源极和漏极分别连接到所述第一段输入/输出线的负线和所述第二局部输入/输出线的负线，其栅极被配置为接收所述第二开关控制信号。
11.如权利要求8所述的半导体存储装置，其中所述第三输入/输出开关包括：
第一MOS晶体管，其源极和漏极分别连接到所述第二段输入/输出线的正线和所述第一局部输入/输出线的正线，其栅极被配置为接收所述第一开关控制信号；以及
第二MOS晶体管，其源极和漏极分别连接到所述第二段输入/输出线的负线和所述第一局部输入/输出线的负线，其栅极被配置为接收所述第一开关控制信号。
12.如权利要求11所述的半导体存储装置，其中，所述第一假输入/输出开关包括：
第三MOS晶体管，其栅极被配置为接收所述第二开关控制信号，其源极连接到所述第二局部输入/输出线的正线；以及
第四MOS晶体管，其栅极被配置为接收所述第二开关控制信号，其源极连接到所述第二局部输入/输出线的负线。
13.如权利要求12所述的半导体存储装置，其中，所述第三和第四MOS晶体管的漏极连接到电源电压。
14.如权利要求8所述的半导体存储装置，其中所述第四输入/输出开关包括：
第一MOS晶体管，其源极和漏极分别连接到所述第三段输入/输出线的正线和所述第二局部输入/输出线的正线，其栅极被配置为接收所述第二开关控制信号；以及
第二MOS晶体管，其源极和漏极分别连接到所述第三段输入/输出线的负线和所述第二局部输入/输出线的负线，其栅极被配置为接收所述第二开关控制信号。
15.如权利要求14所述的半导体存储装置，其中，所述第二假输入/输出开关包括：
第三MOS晶体管，其源极连接到所述第一局部输入/输出线的正线，其栅极被配置为接收所述第一开关控制信号；以及
第四MOS晶体管，其源极连接到所述第一局部输入/输出线的负线，其栅极被配置为接收所述第一开关控制信号。
16.如权利要求15所述的半导体存储装置，其中，所述第三和第四MOS晶体管的漏极连接到电源电压。
17.如权利要求6所述的半导体存储装置，其中，第一区中的所有晶体管的布局图案与第二区中的所有晶体管的布局图案相同。
18.如权利要求7所述的半导体存储装置，其中，第一区中的所有晶体管的布局图案与第二区中的所有晶体管的布局图案以及第三区中的所有晶体管的布局图案相同。
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