CN101379672A - 减少输入端子与功率轨之间的泄漏的设备和方法 - Google Patents

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Abstract

本发明提供一种用于减少系统的输入位点(34)与至少一个功率轨(36、38)之间的电流泄漏的设备(30)，其针对每个各别功率轨包含：(a)第一二极管单元(56、57)，其耦合在所述输入位点与耦合位点(61、65)之间。所述第一二极管单元经配置以在所述设备的正常操作期间实现大体上零电位降，(b)第二二极管单元(58、59)，其耦合在所述耦合位点与所述各别功率轨之间。所述第二二极管单元经配置以在所述设备的正常操作期间不呈现正向偏置。在所述设备的预定操作条件期间，所述第一和第二二极管单元协作以实现所述输入位点与所述各别功率轨之间的电流流动。

Description

减少输入端子与功率轨之间的泄漏的设备和方法
技术领域
本发明针对输入电路，且尤其针对操作以适应静电放电(ESD)条件的输入电路。
背景技术
设计静电放电(ESD)单元或箝位单元以防止电压在特定电路位置(例如端子)处增大。与ESD单元一起使用的电路应限制或防止正常操作期间特定端子处或通过特定端子的电泄漏，还应支持静电荷在ESD单元的控制下从特定端子放电。难以确保在正常操作条件期间只准许非常少的电流在特定端子处或通过特定端子流动(即，泄漏)。
需要一种用于在正常操作期间严格限制电流泄漏，同时准许电流在ESD条件期间流经电路位点(例如端子)的设备和方法。
发明内容
本发明提供一种用于减少系统的输入位点与至少一个功率轨之间的电流泄漏的设备，其针对每个各别功率轨包含：(a)第一二极管单元，其耦合在所述输入位点与耦合位点之间。所述第一二极管单元经配置以在所述设备的正常操作期间实现大体上零电位降，(b)第二二极管单元，其耦合在所述耦合位点与所述各别功率轨之间。所述第二二极管单元经配置以在所述设备的正常操作期间不呈现正向偏置。在所述设备的预定操作条件期间，所述第一和第二二极管单元协作以实现所述输入位点与所述各别功率轨之间的电流流动。
本发明提供一种用于减少系统的输入位点与至少一个功率轨之间的电流泄漏的方法，其针对每个各别功率轨包含以下步骤：(a)以非特定次序；(1)提供耦合在所述输入位点与耦合位点之间的第一二极管单元；且(2)提供耦合在所述耦合位点与所述各别功率轨之间的第二二极管单元，(b)以非特定次序：(1)配置所述第一二极管单元以在设备的正常操作期间实现跨越第一二极管单元的大体上零电位降；且(2)配置所述第二二极管单元以在设备的正常操作期间不呈现正向偏置，(c)在设备的预定操作条件期间，协作地操作第一和第二二极管单元以实现输入位点与各别功率轨之间的电流流动。
因此，本发明的目的是提供一种用于在正常操作期间严格限制电流泄漏，同时在ESD条件期间允许电流流经电路位点(例如端子)的设备和方法。
当结合说明本发明优选实施例的附图考虑时，将从以下说明书和权利要求书明白本发明的进一步目的和特征，在附图中，在各个图中使用相同参考标号来标记相同元件。
附图说明
图1是现有技术防泄漏电路布置的电气示意图。
图2是根据本发明教示而配置的防泄漏电路布置的第一实施例的电气示意图。
图3是根据本发明教示而配置的防泄漏电路布置的第二实施例的电气示意图。
图4是根据本发明教示而配置的防泄漏电路布置的第三实施例的电气示意图。
图5是说明本发明的方法的流程图。
具体实施方式
图1是现有技术防泄漏电路布置的电气示意图。在图1中，输入电路12使用电路10。输入电路12包含用于接收输入电压VIN的输入引脚14；输入电压VIN被提供到主机系统(图1中未展示)。输入电路12还包含：下电压轨16，其与下电压轨引脚17耦合，下轨电压VSS被施加到所述下电压轨引脚17；以及上电压轨18，其与上电压轨引脚19耦合，上轨电压VDD被施加到所述上电压轨引脚19。下电压轨16和上电压轨18可提供轨电压VSS、VDD，以供主机系统(图1中未展示)使用。优选的是，下轨电压VSS小于输入电压VIN，且输入电压VIN小于上轨电压VDD。以举例方式而并非以限制的方式，下轨电压VSS可为零伏，输入电压VIN可围绕2伏变化，且上轨电压VDD可为5伏。静电放电(ESD)单元20可与至少下轨引脚16和上轨电压引脚18耦合，以有助于静电放电到接地22。
电路10包含：第一二极管26，其经耦合以用于从下电压轨16到输入引脚14的正向导通；以及第二二极管28，其经耦合以用于从输入引脚14到上电压轨18的正向导通。二极管26、28中的每一者都在输入电路12的正常操作期间反向偏置。在(例如)由人触摸输入引脚14或下电压轨引脚17中的一者而导致的ESD操作期间，二极管26、28中的一者或两者将正向偏置，使得可建立经由ESD单元20到达接地22的电流路径。
电路10存在问题，因为在主机系统(图1中未展示)的正常操作期间，跨越二极管26、28强加有相对较高的电压，其足以建立跨越二极管26、28中的一者或两者的泄漏。所述泄漏是不合需要的。最希望的是，输入电路(例如输入电路10)与ESD单元20协作，以处理用于一些操作(例如ESD放电)的功率的高电平，同时在正常操作期间提供很少或不提供泄漏。
图2是根据本发明教示而配置的防泄漏电路布置的第一实施例的电气示意图。在图2中，输入电路32使用电路30。输入电路32包含用于接收输入电压VIN的输入引脚34；输入电压VIN被提供到主机系统(图2中未展示)。输入电路32还包含：下电压轨36，其与下电压轨引脚37耦合，下轨电压VSS被施加到所述下电压轨引脚37；以及上电压轨38，其与上电压轨引脚39耦合，上轨电压VDD被施加到所述上电压轨引脚39。下电压轨36和上电压轨38可提供轨电压VSS、VDD，以供主机系统(图2中未展示)使用。优选的是，下轨电压VSS小于输入电压VIN，且输入电压VIN小于上轨电压VDD。以举例方式而并非以限制的方式，下轨电压VSS可为零伏，输入电压VIN可围绕2伏变化，且上轨电压VDD可为5伏。静电放电(ESD)单元40可与至少下轨引脚36和上轨电压引脚38耦合，以有助于将静电放电放电到接地42。
电路30包含：第一二极管组50，其经耦合以用于从下电压轨36到输入引脚34的正向导通；以及第二二极管组52，其经耦合以用于从输入引脚34到上电压轨38的正向导通。第一二极管组50包含第一二极管单元56和第二二极管单元58。第一二极管单元56优选包含二极管60，其与输入引脚34耦合，且与第二二极管单元58耦合。二极管60经耦合以在主机系统(图2中未展示)的正常操作期间，实现输入引脚34与第二二极管单元58之间的大体上零电压降。第二二极管单元58包含至少一个二极管621、622、623、62n。二极管621、622、623、62n优选协作以在正常操作期间，不在下电压轨36与输入引脚34之间建立正向偏置。使用指示符“n”来表示第二二极管单元58中可存在任何数目的二极管。图2中包含四个二极管621、622、623、62n只是说明性的，且不对本发明中可包含的二极管的数目构成任何限制。
用于实现二极管60和二极管621、622、623、62n的所需偏置的优选结构是缓冲器单元70，所述缓冲器单元70具有：输入端子72，其与输入引脚34耦合；以及输出端子74，其与二极管60与二极管621、622、623、62n之间的耦合端子61耦合。缓冲器单元70优选经配置以在输出端子74处呈现大体上与输入端子72处接收到的电压电平相同的电压电平，从而实现跨越二极管60的所需的大体上零电压降，且实现跨越二极管621、622、623、62n的所需的反向偏置。可使用其它电路结构来实现所需的电压降和偏置。
第二二极管组52包含第一二极管单元57和第二二极管单元59。第一二极管单元57优选包含二极管64，其与输入引脚34耦合，且与第二二极管单元59耦合。二极管64经耦合以在主机系统(图2中未展示)的正常操作期间，实现输入引脚34与第二二极管单元59之间的大体上零电压降。第二二极管单元59包含至少一个二极管661、662、663、66m。二极管661、662、663、66m优选协作以在正常操作期间，不在输入引脚34与上电压轨38之间建立正向偏置。使用指示符“m”来表示第二二极管单元59中可存在任何数目的二极管。图2中包含四个二极管621、622、623、62m只是说明性的，且不对本发明中可包含的二极管的数目构成任何限制。
用于实现二极管64和二极管661、662、663、66m的所需偏置的优选结构是缓冲器单元70，所述缓冲器单元70具有输出端子74，其与二极管64与二极管661、662、663、66m之间的耦合端子65耦合。如早先所述，缓冲器单元70优选经配置以在输出端子74处呈现大体上与输入端子72处接收到的电压电平相同的电压电平，从而实现跨越二极管64的所需的大体上零电压降，且实现跨越二极管661、662、663、66m的所需的反向偏置。可使用其它电路结构来实现所需的电压降和偏置。
二极管组50、52的每一者在输入电路32的正常操作期间均反向偏置。二极管60、64的每一者从输入引脚34到各别第二二极管单元58、59呈现大体上零电压降，从而减少跨越二极管60、64的泄漏，且从而还减少输入引脚34与电压轨36、38之间的泄漏。在(例如)由人触摸输入引脚34或下电压轨引脚37中的一者而导致的ESD操作期间，二极管组50、52中的一者或两者将正向偏置，使得可建立经由ESD单元40到达接地42的电流路径。
图3是根据本发明教示而配置的防泄漏电路布置的第二实施例的电气示意图。在图3中，输入电路82使用电路80。输入电路82包含用于接收输入电压VIN的输入引脚84；输入电压VIN被提供到主机系统(图3中未展示)。输入电路82还包含：下电压轨86，其与下电压轨引脚87耦合，下轨电压VSS被施加到所述下电压轨引脚87；以及上电压轨88，其与上电压轨引脚89耦合，上轨电压VDD被施加到所述上电压轨引脚89。下电压轨86和上电压轨88可提供轨电压VSS、VDD，以供主机系统(图3中未展示)使用。优选的是，下轨电压VSS小于输入电压VIN，且输入电压VIN小于上轨电压VDD。以举例方式而并非以限制的方式，下轨电压VSS可为零伏，输入电压VIN可围绕2伏变化，且上轨电压VDD可为5伏。静电放电(ESD)单元90可与至少下轨引脚86和上轨电压引脚88耦合，以有助于将静电放电放电到接地92。
电路80包含：第一二极管组100，其经耦合以用于从下电压轨86到输入引脚84的正向导通；以及第二二极管组102，其经耦合以用于从输入引脚84到上电压轨88的正向导通。第一二极管组100包含第一二极管单元106和第二二极管单元108。第一二极管单元106优选包含二极管连接的双极晶体管110，其具有基极112、集电极114和发射极116。发射极116与输入引脚84耦合。集电极114与基极112耦合，从而实现晶体管110的二极管连接。基极112还与第二二极管单元108耦合。第二二极管单元108优选包含二极管连接的双极晶体管120，其具有基极122、集电极124和发射极126。发射极126与晶体管110的基极112耦合。基极122与下电压轨86耦合。可通过电路设计领域的设计者在适当时建立集电极114与下电压轨86，或与上电压轨88或与发射极126的连接，以实现晶体管120的二极管连接，且实现所需的泄漏特征。
第二二极管组102包含第一二极管单元136和第二二极管单元138。第一二极管单元136优选包含二极管连接的双极晶体管140，其具有基极142、集电极144和发射极146。发射极146与输入引脚84耦合。集电极144与基极142耦合，从而实现晶体管140的二极管连接。基极142还与第二二极管单元138耦合。第二二极管单元138优选包含二极管连接的双极晶体管150，其具有基极152、集电极154和发射极156。发射极156与晶体管140的基极142耦合。基极152与上电压轨88耦合。可通过电路设计领域的设计者在适当时建立集电极154与下电压轨86，或与上电压轨88或与发射极156的连接，以实现晶体管150的二极管连接，且实现所需的泄漏特征。
第一二极管单元106经耦合以在主机系统(图3中未展示)的正常操作期间，实现输入引脚84与第二二极管单元108之间的大体上零电压降。第二二极管单元108优选在正常操作期间，不在下电压轨86与输入引脚84之间建立正向偏置。第一二极管单元136经耦合以在主机系统(图3中未展示)的正常操作期间，实现输入引脚84与第二二极管单元138之间的大体上零电压降。第二二极管单元138优选在正常操作期间，不在输入引脚84与上电压轨88之间建立正向偏置。
缓冲器单元160具有与输入引脚84耦合的输入端子162，以及输出端子164。输出端子164与二极管单元106、108之间的耦合端子113耦合，且与二极管单元136、138之间的耦合端子143耦合。缓冲器单元160优选经配置以在输出端子164处呈现大体上与输入端子162处接收到的电压电平相同的电压电平，从而实现跨越二极管单元106和跨越二极管单元136的所需的大体上零电压降。输出端子164与耦合位点113、143的连接还实现了跨越二极管单元108、138的所需反向偏置。可使用其它电路结构来实现所需的电压降和偏置。
二极管组100、102的每一者在输入电路82的正常操作期间均反向偏置。二极管单元106、136的每一者从输入引脚84到各别第二二极管单元108、138呈现大体上零电压降，从而减少跨越二极管单元106、136的泄漏，且从而减少输入引脚84与电压轨86、88之间的泄漏。在(例如)由人触摸输入引脚84或下电压轨引脚87中的一者而导致的ESD操作期间，二极管组100、102中的一者或两者将正向偏置，使得可建立经由ESD单元90到达接地92的电流路径。
图4是根据本发明教示而配置的防泄漏电路布置的第三实施例的电气示意图。在图4中，输入电路182使用电路180。输入电路182包含用于接收输入电压VIN的输入引脚184；输入电压VIN被提供到主机系统(图4中未展示)。输入电路182还包含：下电压轨186，其与下电压轨引脚187耦合，下轨电压VSS被施加到所述下电压轨引脚187；以及上电压轨188，其与上电压轨引脚189耦合，上轨电压VDD被施加到所述上电压轨引脚189。下电压轨186和上电压轨188可提供轨电压VSS、VDD，以供主机系统(图4中未展示)使用。优选的是，下轨电压VSS小于输入电压VIN，且输入电压VIN小于上轨电压VDD。以举例方式而并非以限制的方式，下轨电压VSS可为零伏，输入电压VIN可围绕2伏变化，且上轨电压VDD可为5伏。静电放电(ESD)单元190可与至少下轨引脚186和上轨电压引脚188耦合，以有助于静电放电到接地192。
电路180包含：第一二极管组200，其经耦合以用于从下电压轨186到输入引脚184的正向导通；以及第二二极管组202，其经耦合以用于从输入引脚184到上电压轨188的正向导通。第一二极管组200包含第一二极管单元206和第二二极管单元208。第一二极管单元206优选包含二极管连接的双极晶体管210，其具有基极212、集电极214和发射极216。发射极216与输入引脚184耦合。集电极214与上电压轨188耦合，以为第一双极晶体管210建立硬反向偏置。发明者已经发现，为第一双极晶体管210建立此类硬反向偏置导致电路180显示较少泄漏。基极212与第二二极管单元208耦合。第二二极管单元208优选包含二极管连接的双极晶体管220，其具有基极222、集电极224和发射极226。发射极226与晶体管210的基极212耦合。基极222与下电压轨186耦合。可通过电路设计领域的设计者在适当时建立集电极214与下电压轨186，或与上电压轨188或与发射极226的连接，以实现晶体管220的二极管连接，且实现所需的泄漏特征。
第二二极管组202包含第一二极管单元236和第二二极管单元238。第一二极管单元236优选包含二极管连接的双极晶体管240，其具有基极242、集电极244和发射极246。发射极246与输入引脚184耦合。集电极244与下电压轨186耦合，以为第一双极晶体管240建立硬反向偏置。发明者已经发现，为第一双极晶体管240建立此类硬反向偏置导致电路180显示较少泄漏。基极242与第二二极管单元238耦合。第二二极管单元238优选包含二极管连接的双极晶体管250，其具有基极252、集电极254和发射极256。发射极256与晶体管240的基极242耦合。基极252与上电压轨188耦合。可通过电路设计领域的设计者在适当时建立集电极254与下电压轨186，或与上电压轨188或与发射极256的连接，以实现晶体管250的二极管连接，且实现所需的泄漏特征。
第一二极管单元206经耦合以在主机系统(图4中未展示)的正常操作期间实现输入引脚184与第二二极管单元208之间的大体上零电压降。第二二极管单元208优选在正常操作期间不在下电压轨186与输入引脚184之间建立正向偏置。第一二极管单元236经耦合以在主机系统(图4中未展示)的正常操作期间实现输入引脚184与第二二极管单元238之间的大体上零电压降。第二二极管单元238优选在正常操作期间不在输入引脚184与上电压轨188之间建立正向偏置。
缓冲器单元260具有与输入引脚184耦合的输入端子262，以及输出位点264，266。缓冲器单元260优选经配置以在输出端子264处呈现大体上与输入端子262处接收到的电压电平相同的电压电平，加上差分电压量δ。缓冲器单元260还优选经配置以在输出端子266处呈现大体上与输入端子262处接收到的电压电平相同的电压电平，减去差分电压量δ。缓冲器单元260起双输出偏移缓冲器的作用，在位点264、266处呈现输出信号，所述输出信号与输入端子262处接收到的输入信号偏移了用于偏置二极管单元206、208、236、238的较小量。以举例方式而非以限制的方式，可将电压输出偏移值δ选择为大约几个热电压(kT)。电路设计领域的技术人员已知热电压kT是涉及二极管设计的与温度有关的因素。以进一步举例的方式而非以限制的方式，一个热电压kT在室温下为约0.026伏；一个热电压kT在电路的高操作温度(例如150摄氏度)下为约0.04伏。
输出端子264与耦合端子243的连接实现了跨越二极管单元236的所需的大体上零电压降，且实现了跨越二极管单元238的所需的反向偏置。输出端子266与耦合端子213的连接实现了跨越二极管单元206的所需的大体上零电压降，且实现了跨越二极管单元208的所需的反向偏置。
使用以双输出偏移缓冲器的形式实施的缓冲器单元260准许用于实现运算放大器操作(例如操作缓冲器单元260)的电路组件中所准许的较不严格的电压偏移容限。较不严格的容限准许较廉价的电路装置(例如缓冲器单元260)，准许较小的电路布局要求(即，用于实现所述电路的较小“不动产”或电路小片空间)，且准许电路180(图4)的输入电容比电路80(图3)可能呈现的输入电容低。可使用除双输出偏移缓冲器之外的其它电路结构来实现所需的电压降和偏置。
二极管组200、202的每一者都在输入电路182的正常操作期间被反向偏置。二极管单元206、236的每一者从输入引脚184到各别第二二极管单元208、238呈现大体上零电压降，从而减少跨越二极管单元206、236的泄漏，且从而减少输入引脚184与电压轨186、188之间的泄漏。在(例如)由人触摸输入引脚184或下电压轨引脚187中的一者而导致的ESD操作期间，二极管组200、202中的一者或两者将被正向偏置，使得可建立经由ESD单元190到达接地192的电流路径。
图5是说明本发明的方法的流程图。在图5中，用于减少系统的输入位点与至少一个功率轨之间的电流泄漏的方法300在开始位点302处开始。方法300针对至少一个功率轨的每个各别选定功率轨包含以下步骤：(a)以非特定次序：(1)提供耦合在所述输入位点与耦合位点之间的第一二极管单元，如由框304指示；且(2)提供耦合在所述耦合位点与所述各别选定功率轨之间的第二二极管单元，如由框306指示。方法300继续(b)以非特定次序：(1)配置所述第一二极管单元以在电路的正常操作期间实现跨越第一二极管单元的大体上零电位降，如由框308指示；且(2)配置所述第二二极管单元以在电路的正常操作期间不呈现正向偏置，如由框310指示。方法300继续(c)在电路的预定操作条件期间，协作地操作第一和第二二极管单元以实现输入位点与各别功率轨之间的电流流动，如由框312指示。方法300在结束位点314处终止。
本发明所涉及领域的技术人员将了解，可在不脱离所主张的本发明的范围的情况下，对所实施的前述实施例和其它实施例作出改变。

Claims (11)

1.一种用于限制系统的输入位点与功率轨之间的电流泄漏的设备；所述设备包括串联耦合在所述输入位点与第一功率轨之间的第一二极管单元和第二二极管单元；所述第一二极管单元经配置以在所述设备的正常操作期间实现跨越所述第一二极管单元的大体上零电位降；所述第二二极管单元经配置以在所述设备的正常操作期间不呈现正向偏置；在所述设备的预定操作条件期间，所述第一和第二二极管单元协作以实现所述输入位点与所述第一功率轨之间的电流流动。
2.根据权利要求1所述的设备，其进一步包括串联耦合在所述输入位点与第二功率轨之间的第三二极管单元和第四二极管单元；所述第三二极管单元经配置以在所述设备的正常操作期间实现跨越所述第三二极管单元的大体上零电位降；所述第四二极管单元经配置以在所述设备的正常操作期间不呈现正向偏置；在所述预定操作条件期间，所述第三和第四二极管单元协作以实现所述输入位点与所述第二功率轨之间的电流流动。
3.根据权利要求1或2所述的设备，其中所述输入位点大体上处于输入电位，且其中所述设备进一步包括缓冲器单元；所述缓冲器单元与所述输入位点且与所述第一二极管单元和所述第二二极管单元中的至少一者耦合，以用于向所述第一二极管单元和所述第二二极管单元中的至少一者提供偏置电位。
4.根据权利要求2所述的设备，其中所述输入位点大体上处于输入电位，且其中所述设备进一步包括缓冲器单元；所述缓冲器单元与所述输入位点且与所述第一二极管单元和所述第二二极管单元中的至少一者耦合，以用于向所述第一二极管单元和所述第二二极管单元中的至少一者提供偏置电位；所述缓冲器单元与所述输入位点且与所述第三二极管单元和所述第四二极管单元中的至少一者耦合，以用于向所述第三二极管单元和所述第四二极管单元中的至少一者提供偏置电位；所述偏置电位大体上与所述输入电位相等。
5.根据权利要求1或2所述的设备，其中所述第一二极管单元和所述第二二极管单元中的至少一者包括二极管耦合的晶体管单元。
6.根据权利要求2所述的设备，其中所述第一、第二、第三和第四二极管单元中的至少一者包括二极管耦合的晶体管单元。
7.根据权利要求14所述的设备，其中所述二极管耦合的晶体管单元是经配置以实现串联连接的多个二极管单元的多个二极管耦合的晶体管。
8.根据权利要求1、2、4、6或7所述的设备，其中所述预定操作条件是从所述输入位点到所述第一功率轨和所述第二功率轨中的至少一者的静电放电。
9.一种用于减少系统的输入位点与至少一个功率轨之间的电流泄漏的方法；所述方法针对所述至少一个功率轨的每个各别选定功率轨包括以下步骤：
(a)以非特定次序：
(1)提供耦合在所述输入位点与耦合位点之间的第一二极管单元；以及
(2)提供耦合在所述耦合位点与所述各别选定功率轨之间的第二二极管单元；
(b)以非特定次序：
(1)配置所述第一二极管单元，以在所述设备的正常操作期间实现跨越所述第一二极管单元的大体上零电位降；以及
(2)配置所述第二二极管单元，以在所述设备的正常操作期间不呈现正向偏置；以及
(c)在所述设备的预定操作条件期间，协作地操作所述第一和第二二极管单元，以实现所述输入位点与所述各别功率轨之间的电流流动。
10.根据权利要求9所述的方法，其中所述输入位点大体上处于输入电位，且其中所述方法包括以下进一步步骤：
(d)在步骤(a)中包含，以非特定次序：提供与所述输入位点且与所述第一二极管单元和所述第二二极管单元中的至少一者耦合的缓冲器单元；以及
(e)在步骤(b)中包含，以非特定次序：配置所述缓冲器单元，以向所述第一二极管单元和所述第二二极管单元中的至少一者提供偏置电位；所述偏置电位大体上与所述输入电位相等。
11.根据权利要求9或10所述的方法，其中所述预定操作条件是从所述输入位点到所述各别功率轨的静电放电。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104052030B (zh) * 2013-03-15 2017-08-15 国际商业机器公司 过电压保护电路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1811568B1 (fr) * 2006-01-24 2010-03-17 Stmicroelectronics Sa Dispositif de protection d'un circuit intégré contre les phénomènes de déclenchement parasite
US7724486B2 (en) * 2007-08-30 2010-05-25 Infineon Technologies Ag Sensing a current signal in an integrated circuit
US7978449B2 (en) * 2007-11-30 2011-07-12 National Semiconductor Corporation Integrated electrostatic discharge (ESD) protection circuitry for signal electrode
EP2410566A1 (en) * 2010-07-22 2012-01-25 Nxp B.V. An integrated circuit, comprising ESD circuitry for protecting a terminal of the integrated circuit
US8780512B2 (en) * 2011-04-01 2014-07-15 Neurosky, Inc. Low leakage ESD structure for non-contact bio-signal sensors
US8576526B2 (en) 2012-02-16 2013-11-05 International Business Machines Corporation Reduced current leakage in RC ESD clamps
US8643987B2 (en) 2012-05-04 2014-02-04 International Business Machines Corporation Current leakage in RC ESD clamps
US20200059092A1 (en) * 2018-08-20 2020-02-20 Superc-Touch Corporation Esd protection circuit with reduced parasite capacitance and method for reducing esd parasite capacitance
CN111404135B (zh) * 2020-03-24 2022-04-15 思瑞浦微电子科技（苏州）股份有限公司 用于超低漏电的esd保护电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4068278A (en) * 1976-05-27 1978-01-10 Williams Bruce T Overload protection circuit for amplifiers
US4048584A (en) * 1976-11-26 1977-09-13 Motorola, Inc. Input protection circuit for cmos oscillator
US5563757A (en) * 1995-02-27 1996-10-08 Texas Instruments Incorporated Low leakage ESD network for protecting semiconductor devices and method of construction
US5973897A (en) * 1997-07-09 1999-10-26 National Semiconductor Corporation Electrostatic discharge (ESD) protection circuit with reduced node capacitance
JP4037029B2 (ja) * 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002100761A (ja) * 2000-09-21 2002-04-05 Mitsubishi Electric Corp シリコンｍｏｓｆｅｔ高周波半導体デバイスおよびその製造方法
US6639772B2 (en) * 2002-01-07 2003-10-28 Faraday Technology Corp. Electrostatic discharge protection circuit for protecting input and output buffer
US7315438B2 (en) * 2003-06-10 2008-01-01 Seiko Epson Corporation Technique to reduce ESD loading capacitance
JP4421849B2 (ja) * 2003-07-22 2010-02-24 株式会社デンソー 入力保護回路
US7002216B2 (en) * 2004-06-08 2006-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. ESD performance using separate diode groups
US7064593B2 (en) * 2004-09-20 2006-06-20 Texas Instruments Incorporated Bus-hold circuit
JP4282581B2 (ja) * 2004-09-29 2009-06-24 株式会社東芝 静電保護回路
US7609495B2 (en) * 2006-10-31 2009-10-27 Infineon Technologies Ag Electrostatic discharge (ESD) protection arrangement and ESD protection method
US7978449B2 (en) * 2007-11-30 2011-07-12 National Semiconductor Corporation Integrated electrostatic discharge (ESD) protection circuitry for signal electrode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104052030B (zh) * 2013-03-15 2017-08-15 国际商业机器公司 过电压保护电路

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