CN101378191A - 静电放电保护电路及使用其的电子产品 - Google Patents

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Abstract

一种静电放电保护电路，用于保护集成电路免受静电放电损害，包括至少一个放电电路及箝位电路。其中，放电电路包括第一MOS晶体管及开关元件。第一MOS晶体管的源极用于接收输入的静电放电信号。开关元件具有输入端、第一输出端及第二输出端，其中，输入端与第一MOS晶体管的栅极相连，第一输出端与第一MOS晶体管的漏极相连，第二输出端接地。箝位电路与放电电路相连，正常工作时，提供第一电压给放电电路，以关闭放电电路；发生静电放电时，提供第二电压给放电电路，以开启放电电路。本发明的静电放电保护电路，有效保护集成电路免受静电放电损害，结构简单，且响应迅速。另外，本发明还提供一种使用所述静电放电保护电路的电子产品。

Description

静电放电保护电路及使用其的电子产品
技术领域
本发明涉及一种静电放电保护电路，尤其涉及一种应用于电子产品集成电路的静电放电保护电路。
背景技术
随着科技的发展，各种电子产品，例如蓝牙耳机的应用越来越广泛。通常，这些电子产品都要求内部元件的尺寸较小。目前，随着制造工艺技术的进步，元件的尺寸已缩小到深亚微米阶段，然而，在深亚微米技术中，由于制程技术以及缩得更小的元件的尺寸，使得集成电路对静电放电的防护能力下降，进而导致集成电路由于静电放电而受到损害，降低电子产品的使用寿命。因此，需加强集成电路的静电放电忍受能力。
图3为现有静电放电保护元件可控硅整流器(Silicon ControlledRectifier，SCR)元件的示意图。SCR元件由P-N-P-N四层半导体结构组成，这四层结构依序为P+diffusion、N-well、P-substrate、N+ diffusion。在静电放电防护能力上，SCR结构有着特别明显的优势，其能在最小的布局面积下，提供最高的静电放电防护能力。然而，在制造工艺方面，SCR元件的N+ diffusion的浓度、N-well的深度等对静电放电的防护能力都有影响，使得制造SCR元件的一致性差。此外，SCR元件的开始导通电压等于互补性氧化金属半导体(Complementary Metal-Oxide Semiconductor，CMOS)制程下N—well与P—substrate的接触面崩溃电压。由于N-well具有较低的掺杂浓度，因此其接触面崩溃电压高达30-50V(依制程而定)。高的接触面崩溃电压使得SCR元件在静电放电防护设计上需要再加上第二级保护电路，使SCR元件未导通前提供静电放电防护能力。又，第二级保护电路需要复杂的设计，才能达到第二级保护电路未被静电放电破坏前，触发SCR元件导通来排放静电放电电流。同时，第二级保护电路也占用布局面积，使得版面设计也更为复杂。
发明内容
有鉴于此，需提供一种静电放电保护电路，结构简单，且能对静电放电迅速做出响应，可有效保护集成电路免受静电放电损害。
此外，仍需提供一种电子产品，其具有静电放电保护电路，可有效避免静电放电所产生的损害，延长电子产品的使用寿命。
一种静电放电保护电路，用于保护集成电路免受静电放电损害，其包括至少一个放电电路及箝位电路。其中，放电电路用于提供放电路径，其包括第一MOS晶体管及开关元件。第一MOS晶体管的源极用于接收输入的静电放电信号。开关元件具有输入端、第一输出端及第二输出端，其中，其输入端与第一MOS晶体管的栅极相连，其第一输出端与第一MOS晶体管的漏极相连，其第二输出端与接地电压相连。箝位电路与放电电路相连，正常工作时，箝位电路提供第一电压给放电电路，以关闭放电电路；发生静电放电时，提供第二电压给放电电路，以开启放电电路。
一种电子产品，其包括集成电路及静电放电保护电路。其中，静电放电电路与集成电路并行连接，用于避免集成电路受静电放电损害。静电放电保护电路包括至少一个放电电路及箝位电路。其中，放电电路用于提供放电路径，其包括第一MOS晶体管及开关元件。第一MOS晶体管的源极用于接收输入的静电放电信号。开关元件具有输入端、第一输出端及第二输出端，其中，其输入端与第一MOS晶体管的栅极相连，其第一输出端与第一MOS晶体管的漏极相连，其第二输出端与接地电压相连。箝位电路与放电电路相连，正常工作时，箝位电路提供第一电压给放电电路，以关闭放电电路；发生静电放电时，提供第二电压给放电电路，以开启放电电路。
本发明的静电放电保护电路，在静电放电时，通过放电电路提供的放电路径把静电放电电流导向地，保护集成电路免受静电放电损害，且结构简单，响应速度快；在该种放电电路的放电过程中，开关元件处于饱和导通状态，而不是崩溃导通状态；所以该静电放电保护电路，能在电路仿真软件下模拟，合理地调整元件的尺寸，对工艺的依赖性也不强，对版图的要求也相对简单。
附图说明
图1为本发明静电放电保护电路的具体电路图。
图2为本发明电子产品的功能模块图。
图3为现有静电放电电路保护元件可控硅整流器元件的示意图。
具体实施方式
图1所示为本发明静电放电保护电路100的具体电路图。静电放电保护电路100用于保护集成电路免受静电放电损害，其包括放电电路110及箝位电路120。其中，放电电路110用于提供放电路径，其包括第一MOS晶体管MP1以及开关元件M。开关元件M是金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)，其具有输入端、第一输出端及第二输出端。本实施方式中，开关元件M的输入端为栅极，其第一输出端为漏极，其第二输出端为源极。
开关元件M的栅极与第一MOS晶体管MP1的栅极相连，其漏极与第一MOS晶体管MP1的漏极相连，其源极与接地电压Vss相连。第一MOS晶体管MP1的源极用于接收输入的静电放电信号EDSP。本实施方式中，第一MOS晶体管MP1为P沟道MOS管，开关元件M为N沟道MOS管。
箝位电路120包括电压源VDD、第二MOS晶体管MP2、第三MOS晶体管MP3、第四MOS晶体管MN1以及第五MOS晶体管MN2。本实施方式中，第二MOS晶体管MP2及第三MOS晶体管MP3为P沟道MOS管，第四MOS晶体管MN1以及第五MOS晶体管MN2为N沟道MOS管。第二MOS晶体管MP2的源极与电压源VDD相连。第三MOS晶体管MP3的栅极与第二MOS晶体MP2的栅极相连，并共同与接地电压Vss相连，其源极与第二MOS晶体MP2的漏极相连。第四MOS晶体管MN1的栅极与第三MOS晶体管MP3的漏极相连，其漏极作为箝位电路120的输出端，与开关元件M的栅极相连，其源极与接地电压Vss相连。第五MOS晶体管MN2的源极及漏极分别与接地电压Vss相连，其栅极与第三MOS晶体管MP3的漏极相连。换言之，第三MOS晶体管MP3的漏极、第四MOS晶体管MN1的栅极及第五MOS晶体管MN2的栅极共点；第二MOS晶体管MP2的栅极、第三MOS晶体管MP3的栅极、第四MOS晶体管MN1的源极、开关元件M的源极以及第五MOS晶体管MN2的源极与漏极共同与接地电压Vss相连。
本实施方式中，箝位电路120与放电电路110相连，用以区别正常工作与静电放电。正常工作时，箝位电路120提供第一电压给放电电路110，以关闭放电电路110；发生静电放电时，提供第二电压给放电电路110，以开启放电电路110。
详而言之，于正常工作情况下，第二MOS晶体管MP2与第三MOS晶体管MP3处于导通状态，使得第四MOS晶体管MN1的栅极电压近似为电压源VDD的电压。本实施方式中，电压源VDD提供的电压为1.8V或3.3V。第四MOS晶体管MN1及第五MOS晶体管MN2导通。又，第四MOS晶体管MN1的导通进而使第四MOS晶体管MN1的漏极被下拉至低电位，产生第一电压给放电电路。换言之，开关元件M的栅极被偏压在低电位，因此，与第四MOS晶体管MN1连接的开关元件M被截止，放电电路110处于关闭状态，确保电路的正常工作。
于静电放电时，由于电压源VDD悬空，箝位电路120处于不加电的浮空状态，第四MOS晶体管MN1截止，其漏极上的电压为第二电压。同时，第一MOS晶体管MP1导通，由于第一MOS晶体管MP1的耦合作用，在一定时间内拉高开关元件M的栅极电压，使其处于饱和导通状态。因此，静电放电信号ESDP通过第一MOS晶体管MP1及开关元件M被导入地，避免集体电路免受静电放电损害。因此，静电放电时，箝位电路120提供第二电压给放电电路110，开启放电电路110。此外，于非正常脉冲或过压时，由于第一MOS晶体管MP1的耦合作用，放电电路110同样可以通过第一MOS晶体管MP1及开关元件M把非正常的电流导入地。
本发明的静电放电保护电路100，由于第一MOS晶体管MP1的耦合作用，使第一MOS晶体管MP1两端的电荷量守恒，因此，当静电放电或非正常脉冲、过压等在第一MOS晶体管MP1的源极发生时，静电放电保护电路100就能迅速响应，通过放电电路110提供的放电路径把电流导入地。
图2为本发明电子产品1的功能模块图。电子产品1包括集成电路130及静电放电保护电路100’。其中，静电放电保护电路100’与集成电路130并行连接，用于避免集成电路免受静电放电损害。静电放电保护电路100’与本发明图1所示静电放电保护电路100的结构基本相同，区别在于：图2的静电放电保护电路100’包括至少一个放电电路110’，且放电电路110’均连接于静电放电总线ESDP’。本实施方式中，放电电路110’的数目为两个。
当电子产品1发生静电放电时，除了与集成电路130距离最近的放电电路110’迅速被启动以实施放电外，其它的放电电路110’也可以通过共同的静电放电总线ESDP把静电放电电流导向地。
因此，本发明的静电放电保护电路100’，在静电放电时，可以通过放电电路110’把静电放电电流导向地，避免电子产品1受静电放电损害，延长电子产品1的使用寿命，且结构简单，响应速度快。

Claims (7)

1.一种静电放电保护电路，用于保护集成电路免受静电放电损害，其特征在于，所述静电放电保护电路包括：
至少一个放电电路，用于提供放电路径，其中，所述放电电路包括：
第一MOS晶体管，其源极用于接收输入的静电放电信号；以及
开关元件，具有输入端、第一输出端及第二输出端，其中，其输入端与所述第一MOS晶体管的栅极相连，其第一输出端与所述第一MOS晶体管的漏极相连，其第二输出端与接地电压相连；以及
箝位电路，与所述放电电路相连，正常工作时，所述箝位电路提供第一电压给所述放电电路，以关闭所述放电电路；发生静电放电时，提供第二电压给所述放电电路，以开启所述放电电路。
2.如权利要求1所述的静电放电保护电路，其特征在于，所述箝位电路包括：
电压源；
第二MOS晶体管，第二MOS晶体管的栅极接地，其源极与所述电压源相连；
第三MOS晶体管，第三MOS晶体管的栅极与所述第二MOS晶体管的栅极相连，其源极与所述第二MOS晶体管的漏极相连；
第四MOS晶体管，第四MOS晶体管的栅极与所述第三MOS晶体管的漏极相连，其漏极与所述放电电路开关元件的输入端相连，其源极与接地电压相连；以及
第五MOS晶体管，第五MOS晶体管的栅极与所述第三MOS晶体管的漏极相连，其源极与漏极分别与接地电压相连。
3.如权利要求2所述的静电放电保护电路，其特征在于，所述第二MOS晶体管及第三MOS晶体管均为P沟道MOS晶体管。
4.如权利要求3所述的静电放电保护电路，其特征在于，所述第四MOS晶体管及第五MOS晶体管均为N沟道MOS晶体管。
5.如权利要求1所述的静电放电保护电路，其特征在于，所述第一MOS晶体管为P沟道MOS晶体管。
6.如权利要求1所述的静电放电保护电路，其特征在于，所述开关元件为N沟道MOS晶体管。
7.一种电子产品，其特征在于，所述电子产品包括：
集成电路；以及
如权利要求1至6项任一项所述的静电放电保护电路，与所述集成电路并行连接，用于避免集成电路受静电放电损害。
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