CN101364792A - D类放大电路 - Google Patents

Abstract

本发明提供一种D类放大电路，其可以实现微弱信号输入时失真的减少。递增·递减计数器(70)输出使延迟量可变电路(50)的延迟量变大的信号、及使该延迟量变小的信号。上述两个信号的输出通常交替或互补地进行。更具体地说，可以利用前者使延迟量逐步地增大，利用后者使延迟量逐步地减少。另外，由此使输出脉冲OutP、OutM的脉宽逐步地增大或逐步地减小。

Description

D类放大电路

技术领域

本发明涉及一种D类放大电路，特别涉及一种可以实现在微弱信号输入时降低失真的D类放大电路。

背景技术

D类放大电路是将输入信号变换为振幅恒定的脉宽调制信号，并对脉宽调制信号进行功率放大，例如用于音频信号的功率放大。D类放大电路由于以2个值进行动作，所以能够使晶体管的损耗大幅下降，因此具有可以实现高效率的优点。

这种D类放大电路具有：积分电路，其将输入信号进行积分；比较电路，其将积分电路的输出信号和规定的三角波信号进行比较；以及脉宽放大器，其将比较电路的输出信号放大而输出脉冲信号，脉宽放大器的输出信号被反馈至积分电路的输入侧。然后，脉宽放大器的输出信号通过由线圈及电容器等构成的低通滤波器而成为驱动扬声器等负载的模拟信号。近年来，省去低通滤波器的无滤波器型D类放大电路也正在实用化。

如专利文献1所述，在D类放大电路中，为了避免无信号时的电力损耗，同时防止微弱信号时的失真，使用差动输入方式及延迟电路，将无信号时的输出脉冲的占空比设为百分之几。图5是表示上述D类放大电路200的框图。为了便于说明，在该图中仅示出要部，省略反馈电路、积分电路等。D类放大电路200通过使用比较器12a、12b，将正输入端子的输入信号Vi+及负输入端子的输入信号Vi—分别与三角波发生电路20输出的三角波进行比较，从而将输入信号进行脉宽调制。

在这里，无信号输入时如图6所示，比较器12a的输出信号A和比较器12b的输出信号B都是占空比为50％的脉冲。如果将这些脉冲利用由反相器13a、13b及NAND电路14a、14b构成的电路进行逻辑运算，则经由输出级电路40输出的正输出端子的输出信号OutP、负输出端子的输出信号OutM，在无信号输入时都没有脉冲输出。由此，可以减少在无信号输入时的电力损耗。

但是，通常由于比较器12的精度或输出级电路40的输入输出特性等，而在输入过零点(crossover)附近产生不敏感带，所以在无信号时或微弱信号输入时都没有脉冲信号输出，产生失真。所以，在本例的D类放大电路200中，通过使用延迟量为W的延迟电路30而产生信号Bd。由此，如图6所示，由于在无信号时，输出脉宽为W的脉冲作为输出信号OutP、OutM，所以可以准确地反映微弱信号输入时的调制脉宽，可以减少失真。

专利文献1：特开2006—42296号公报

发明内容

如上述所示，通过在无信号输入时输出脉宽为W的脉冲，确实可以减少微弱信号输入时的失真。但是，仅根据通过设置上述延迟电路30而进行的应对，无法完全排除上述输入过零点附近的不敏感带等的影响。假定输入信号Vi+的电平从振幅中心电平开始逐渐上升的情况而具体地进行说明。

首先，如图6所示，在无信号、即输入信号Vi+的电平为振幅中心电平的情况下，输出脉宽为W的脉冲作为输出信号OutP及输出信号OutM。

然后，如果输入信号Vi+的电平仅比振幅中心电平略微上升，则如图6的微弱信号时所示，输出信号OutM的脉宽略微变大，另一方面，输出信号OutP的脉宽略微减少。

然后，如果输入信号Vi+的电平继续上升，到达规定电平，则输出信号OutP的脉宽为零。这是由于输出级电路40为由输入容量依次变大的多个反相器串联连接而构成的。即，由于反相器的输入容量使传输波形退化，如果脉宽变窄，则无法超过反相器的阈值电压，脉冲传送无法进行。如果可以传送的最小脉宽为最小脉宽Wmin，则如果NAND电路14b的输出信号的脉宽小于或等于Wmin，则输出信号OutP总是低电平。

即，根据现有技术，即使可以解决微弱信号时的不敏感带的问题，也无法解决由输出级电路40产生的规定电平附近的不敏感带的问题，存在产生失真的问题。

本发明就是鉴于上述问题而提出的，其目的在于降低D类放大电路中由不敏感带引起的失真。

为了解决上述课题，本发明所涉及的D类放大电路具有：脉宽调制单元，其将输入信号进行脉宽调制而生成第1信号和第2信号；延迟时间可控的延迟单元，其使上述第2信号延迟而生成延迟第2信号；输出脉冲生成单元，其基于上述第1信号及上述延迟第2信号，生成向外部输出的第1输出脉冲信号和第2输出脉冲信号；以及调整单元，其调整使上述第1输出脉冲信号和第2输出脉冲信号的脉宽成为规定脉宽，上述调整单元具有延迟时间控制单元，其通过从预先规定的N种延迟时间中选择至少2种，从而进行控制使上述延迟单元的延迟时间变化，其中，N为大于或等于2的整数。

根据本发明，通过从N种延迟时间中选择至少2种延迟时间而对延迟时间进行控制，其结果，由于将脉宽调整为规定脉宽，所以可以尽可能地抑制输出脉冲消失这一状态的产生。由此，可以实现微弱信号输入时失真的减少。

更具体地说，优选上述N种延迟时间包括具有各自不同的长度n(1)、n(2)、…、n(N)的延迟时间，其中，n(1)<n(2)<…<n(N)，上述延迟时间控制单元，通过对长度为上述n(1)、n(2)、…、n(N)的延迟时间以该顺序进行选择，从而控制上述延迟单元的延迟时间。

根据本发明，由于通过选择从更短的延迟时间至更长的延迟时间中的各种延迟时间而进行延迟时间的控制，所以脉宽的调整可以大范围地进行。由此，可以更有效地获得微弱信号输入时减少失真的效果。

另外，优选上述延迟时间控制单元在选择了长度为上述n(N)的延迟时间后，通过对长度为上述n(N—1)、n(N—2)、…、n(1)的延迟时间以该顺序进行选择，从而控制上述延迟单元的延迟时间。

在此情况下，由于延迟时间的选择以依次从短至长，随后再依次至短延迟时间的方式，即按所谓有序的顺序进行，所以可以使延迟时间控制单元的具体结构更加简单。

另外，由于可以更良好地进行脉宽的大范围的调整，所以可以更有效地获得微弱信号输入时减少失真的效果。

另外，优选上述延迟时间控制单元在选择了长度为上述n(N)的延迟时间后，通过对长度为上述n(1)、n(2)、…、n(N)的延迟时间以该顺序进行选择，从而控制上述延迟单元的延迟时间。

在此情况下，由于延迟时间的选择以依次从短至长后，重新依次从短至长的方式，即按所谓有序的顺序进行，所以可以使延迟时间控制单元的具体结构更加简单。

另外，由于可以更良好地进行脉宽的大范围的调整，所以可以更有效地获得微弱信号输入时减少失真的效果。

附图说明

图1是表示本实施方式所涉及的D类放大电路100的结构的框图。

图2是表示延迟量可变电路和递增·递减计数器的结构的一个例子的框图。

图3是表示本实施方式所涉及的D类放大电路100的输出脉冲的例子的图。

图4是表示不存在图1的递增·递减计数器70、延迟量不变的情况下的输出脉冲的例子的图。

图5是表示使用延迟电路构成的现有D类放大电路的结构的框图。

图6是表示无信号输入时和微弱信号输入时的输出脉冲的图。

具体实施方式

参照附图说明本发明的实施方式。图1是表示本实施方式所涉及的D类放大电路100的结构的框图。对与图5相同的构成要素标注相同标号。

如该图所示，D类放大电路100具有正输入端子及负输入端子、正输出端子及负输出端子。向正输入端子供给输入信号Vin+，向负输入端子供给输入信号Vin—。另外，从正输出端子输出脉宽调制信号OutP，从负输出端子输出脉宽调制信号OutM。即，以差动输入的方式供给输入信号Vin。脉宽调制信号OutP及OutM与未图示的扬声器等负载连接。其结果，扬声器等负载利用OutP和OutM的差分信号进行动作。另外，在本实施方式中为不使用低通滤波器就与负载连接的无滤波器型D类放大电路，但也可以为经由低通滤波器而与负载连接的通常结构。

D类放大电路100具有：PWM信号生成部X1，其由电阻R1～R6、电容器C1～C4、运算放大器11、比较器12a、12b及三角波发生电路20构成；逻辑电路部X2，其由反相器13a、13b及NAND电路14a、14b构成；以及调整部X3，其包括输出级电路40、延迟量可变电路50及递增·递减计数器70。

在PWM信号生成部X1中，向运算放大器11的正输入端子经由电阻R1供给输入信号Vin+，同时经由电阻R3供给反馈信号。另一方面，向运算放大器11的负输入端子经由电阻R2供给输入信号Vin—，同时经由电阻R4供给反馈信号。在运算放大器11的正输出端子和负输入端子之间、及负输出端子和正输入端子之间，分别设置T型2次微分电路。运算放大器11的负输出端子和正输入端子之间的微分电路，由电容器C1及C3、以及设置在它们的连接点和接地之间的电阻R5构成。另外，运算放大器11的正输出端子和负输入端子之间的微分电路，由电容器C2及C4、以及设置在它们的连接点和接地之间的电阻R6构成。由于各微分电路设置在运算放大器11的反馈环路上，所以由运算放大器和微分电路构成的运算放大部，作为将输入信号Vin和反馈信号合成并对其进行2次积分的积分电路起作用，输出积分信号。

三角波发生电路20生成恒定振幅的三角波信号。三角波信号的频率设定为比输入信号Vin的频率高。在本例子中的输入信号Vin的最高频率为20KHz，三角波信号的频率为200KHz。另外，从降低不必要的电磁辐射的观点出发，也可以使三角波信号的波谱扩散。

PWM信号生成部X1基于三角波信号和积分信号而生成脉宽调制后的信号A及信号B。在这里，比较器12a、12b在积分信号的电平超过三角波信号的电平时输出高电平，在积分信号的电平低于三角波信号的电平时输出低电平。

延迟量可变电路50使输出B延迟而生成输出Bd。延迟量可变电路50可以利用来自递增·递减计数器70的控制信号CTL而使延迟量变化。

图2是表示延迟量可变电路50和递增·递减计数器70的结构的一个例子的框图。递增·递减计数器70在递增信号有效时增加计数值，另一方面，在递减信号有效时则减少计数值。另外，递增·递减计数器70将代表计数值的n(n为大于或等于2的自然数)位的控制信号CTL输出至延迟量可变电路50.

以上所述的递增信号及递减信号，分别根据规定基准而互补地成为有效或无效。这里所说的规定基准例如为下述所示。即，首先在载波信号的K(K为大于或等于2的自然数)个周期的期间，递增信号为有效，递减信号为无效，在随后的载波信号的K—1个周期的期间，递增信号为无效，递减信号为有效。此后，重复上述2种状态。

对于利用上述切换使本实施方式所涉及的D类放大电路100如何动作，如后所述。

延迟量可变电路50具有由TrP1～TrP4及TrN1～TrN3构成的反相器Inv10、电容器C11、反相器Inv11、恒流电路51及选择电路52。反相器Inv10对电容器C11进行充放电，其驱动电流的大小由流过晶体管TrP1的电流决定。由于如果驱动电流较大则电容器C11的充放电时间变短，所以延迟量可变电路50的延迟时间变短。另一方面，如果驱动电流较小则电容器C11的充放电时间变长，所以延迟量可变电路50的延迟时间变长。

恒流电路51和选择电路52具有调整流过晶体管TrP1的电流量的功能。恒流电路51具有n个恒流源51—1、51—2、…、51—n，选择电路具有n个开关SW1、SW2、…、SWn。利用n位的控制信号CTL而分别控制n个开关SW1～SWn的开闭。在该例子中，恒流源51—1、51—2、…、51—n的电流量设定为，标号的数字越大则电流量越大。并且，控制信号CTL以下述方式控制开关SW1～SWn，即，递增·递减计数器70的计数值越大，则从恒流源51—1～51—n中选择电流量越小的恒流源，递增·递减计数器70的计数值越小，则从恒流源51—1～51—n中选择电流量越大的恒流源。

另外，延迟量可变电路50的结构仅是一个例子，本发明可以使用能够基于递增·递减计数器70的计数值而切换延迟量的各种结构的延迟量可变电路。

返回图1进行说明。逻辑电路部X2使输出A和输出Bd输入，生成下述信号，即，输出A的反转信号和输出Bd之间的NAND输出信号，和输出A和输出Bd的反转信号之间的NAND输出信号，其中，该输出Bd是由延迟量可变电路50使输出B延迟而形成的。利用这些输出信号的差分驱动扬声器等外部负载。输出级电路40是将反相缓冲器多级连接而构成的。

根据上述结构，在本实施方式中进行下述动作。另外，以下为了简单明了地进行说明，以图2中的n为3的情况、即延迟量使用相对的“小”、“中”、“大”这3种值的情况为前提进行说明。在此情况下，上述K为“3”。

首先，递增·递减计数器70在载波信号的3个周期的期间，接收被置为有效的递增信号的输入(在此期间，递减信号为无效。)。由此，在此期间，计数值与输入至递增·递减计数器70中的时钟信号的数量对应而逐步地持续增加。另外，递增·递减计数器70输出使延迟量可变电路50的延迟量变大的信号。

由此，延迟量不断逐步地增大，另外，脉宽也逐步地持续增加。

在此情况下，输出脉冲OutP、OutM成为例如图3的前半部分所示。即，延迟量以小、中、大依次变大，另外，脉宽也依次变大。

然后，在随后的载波信号的2个周期的期间，递增·递减计数器70接收被置为有效的递减信号的输入(在此期间，递增信号为无效。)。由此，在此期间，计数值逐步地持续减少。另外，递增·递减计数器70输出使延迟量可变电路50的延迟量变小的信号。

由此，延迟量不断逐步地减少，另外，脉宽也逐步地持续减少。

在此情况下，输出脉冲OutP、OutM成为例如图3的后半部分所示。即，延迟量从上述“大”的状态顺次变小为中、小，另外，脉宽也顺次变小。

此后，重复上述2个动作。即，递增·递减计数器70每隔时间间隔T，接收被置为有效的递增信号或递减信号，由此，延迟量如图3所示，顺次重复小、中、大、中、小、中、大、…这样的3种值之间的转变。其结果，脉宽如图3所示逐步地增大或减小。

在本实施方式所涉及的D类放大电路100中，通过进行上述动作，可以尽可能缩短输出脉冲OutP、OutM消失的时间，可以抑制微弱输入信号时失真的产生。

这一情况通过将本实施方式和延迟量不变的情况进行对比，可以更加明确。图4示出上述情况下的输出脉冲OutP、OutM的例子。在此情况下，延迟量在整个期间都保持为某恒定值，但由于输出级电路50导致在规定电平附近具有不敏感带，所以如果输入信号位于该不敏感带，则输出脉冲消失。在图4中示出下述例子：虽然在理论上应当输出脉宽为W1的脉冲，但由于上述不敏感区域的影响，无法输出脉宽小于或等于Wmin的脉冲，所以其结果使输出脉冲消失。

如上述这样，则无法在规定电平附近抑制失真的产生。

与此相对，在本实施方式中，如上述所示尽可能地减小了出现上述问题的可能。例如，假如图3的两端示出的脉冲P1及P2的脉宽小于上述Wmin，则该脉冲P1及P2仍然无法输出，但由于在图3中，可以输出夹在这2个脉冲P1及P2之间的、延迟量更大即脉宽更大的3个脉冲，所以在该期间中，不会使输出脉冲全部消失。

另外，如果将图3中的脉宽不同的5个脉冲综合起来进行考虑，则在该期间，可以视作输出了脉宽为上述5个脉冲的脉宽平均值(下面称为“平均脉宽”)的脉冲。并且，该平均脉宽通常小于上述最小值Wmin。即，如果从上述观点出发，则在本实施方式中，可以得到超越最小值Wmin的限制的输出脉冲。

由此，在本实施方式中，可以尽可能缩短输出脉冲OutP、OutM消失的时间。

另外，在上述实施方式中，仅示出本发明所涉及的D类放大电路的一个例子，可以进行各种变形。例如在上述实施方式中，通过递增·递减计数器70的作用而使延迟量顺次重复小、中、大、中、小、中、大、…(参照图3)，但在本发明中，也可以取代上述方式而采用依次重复下述动作的方式，即，如小、中、大、小、中、大、小、…这样使延迟量达到最大值后再次返回最小值。在此情况下，也可以取代上述实施方式中的“递减信号”，而利用将递增·递减计数器70的计数值重置的“重置信号”(未图示)。由此，例如递增·递减计数器70的计数值在一定时间内由于递增信号的输入而逐步地增加之后，通过重置信号的输入而返回初始值。

不管是上述哪种情况，对于如上述以一定程度上有序的方式重复延迟量的增减的情况，与并非如此的情况相比，都具有可以使延迟量可变电路50及递增·递减计数器70等的具体结构更简单的优点。

另外，也可以根据情况而使用延迟量更加复杂地变化的方式(例如，包括以小、大、中、小、大、中、…重复的方式，或完全随机变化的方式等)。对于本发明，上述方式也包含在其范围内。

另外，在上述实施方式中，图2中n设为“3”，但本发明当然并不限定于这一点。另外，该n只要大于或等于2即可，但在大于或等于3的情况下，优选延迟量的增大或减小以如上述所示从较小的开始顺次变大(或相反)这样的方式进行。由此，脉宽的调整可以大范围地进行，可以更容易而有效地得到使输出脉冲OutP、OutM消失的时间尽可能缩短的效果。另外，根据上述方式，也比较容易控制。

Claims (4)

1.一种D类放大电路，其特征在于，具有：

脉宽调制单元，其将输入信号进行脉宽调制而生成第1信号和第2信号；

延迟时间可控的延迟单元，其使上述第2信号延迟而生成延迟第2信号；

输出脉冲生成单元，其基于上述第1信号及上述延迟第2信号，生成向外部输出的第1输出脉冲信号和第2输出脉冲信号；以及

调整单元，其调整使上述第1输出脉冲信号和第2输出脉冲信号的脉宽成为规定脉宽，

上述调整单元具有延迟时间控制单元，其通过从预先规定的N种延迟时间中选择至少2种，从而进行控制使上述延迟单元的延迟时间变化，其中，N为大于或等于2的整数。

2.根据权利要求1所述的D类放大电路，其特征在于，

上述N种延迟时间包括具有各自不同的长度n(1)、n(2)、…、n(N)的延迟时间，其中，n(1)<n(2)<…<n(N)，

上述延迟时间控制单元，通过对长度为上述n(1)、n(2)、…、n(N)的延迟时间以该顺序进行选择，从而控制上述延迟单元的延迟时间。

3.根据权利要求2所述的D类放大电路，其特征在于，

上述延迟时间控制单元在选择了长度为上述n(N)的延迟时间后，通过对长度为上述n(N—1)、n(N—2)、…、n(1)的延迟时间以该顺序进行选择，从而控制上述延迟单元的延迟时间。

4.根据权利要求2所述的D类放大电路，其特征在于，

上述延迟时间控制单元在选择了长度为上述n(N)的延迟时间后，通过对长度为上述n(1)、n(2)、…、n(N)的延迟时间以该顺序进行选择，从而控制上述延迟单元的延迟时间。

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