CN101364435B - 存储器单元 - Google Patents

Abstract

本发明提出一种存储器单元。由采用非挥发性装置，以将存储器单元的逻辑状态储存于非挥发性装置中。故而即使于电源关闭时，非挥发性装置仍然能够保留储存的资料。其不但拥有静态随机存取存储器操作快速的优点，同时又能够兼具非挥发性存储器储存资料的功能。

Description

存储器单元

技术领域

本发明是有关于一种存储器单元，且特别是有关于一种非挥发性存储器单元。

背景技术

随机存取存储器组件主要可以分为动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)及静态随机存取存储器(Static Random Access Memory，简称SRAM)。静态随机存取存储器的优点在于快速操作及低耗电，且相较于动态随机存取存储器，静态随机存取存储器不须进行周期性充电更新，在设计及制造上较为简单。因此，静态随机存取存储器被广泛的应用于信息电子产品中。

由于静态随机存取存储器为一种挥发性(Volatile)存储器，其是以记忆胞内的晶体管导电状态来储存资料。因此，当供应至存储器的电力消除后，在静态随机存取存储器中所储存的资料将完全的消失。

另一方面，可电抹除且可程序只读存储器(Electrically Erasable Programmable Read Only Memory，简称EEPROM)由于具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性存储器组件。

然而，随着科技不断地进步，集成电路技术一日千里，信息电子产品也十分普及，例如计算机、行动电话、数字相机或个人数字助理(Personal Digital Assistant，简称PDA)...等等。信息电子产品所需要处理、储存的资料也随的日益增加，同时又也必须兼顾轻薄短小、方便携带等特性。因此，为了避免电源关闭时，静态随机存取存储器中资料会消失的缺点，发展一种能够兼具静态随机存取存储器的快速操作与闪存的储存资料两者的优点的半导体组件，是相当有必要的。

发明内容

本发明的目的在于，提供一种存储器单元，于电源关闭时，仍然能够保留所储存的资料，除了拥有操作快速的优点，同时兼具非挥发性存储器储存资料的功能。

本发明提供一种存储器单元，将存储器单元中的资料储存于非挥发性装置中，使存储器单元中的资料不会因电源关闭而消失。

本发明提出一种存储器单元，包括第一金属氧化半导体晶体管、第二金属氧化半导体晶体管、第一非挥发性装置与第二非挥发性装置。第一金属氧化半导体晶体管的第一端耦接第一接点，且第一接点耦接第一电压，第一金属氧化半导体晶体管的第二端耦接第二电压，而第一金属氧化半导体晶体管的栅极端则耦接第二接点，且第二接点耦接第一电压。第二金属氧化半导体晶体管的第一端耦接第二接点，其第二端耦接第三电压，而其栅极端则耦接第一接点。第一非挥发性装置的控制栅极端耦接第一控制偏压，其第一端耦接第一接点，其第二端则耦接第一位线。第二非挥发性装置的控制栅极端耦接第二控制偏压，其第一端耦接第二接点，其第二端则耦接第二位线。

其中该第一非挥发性装置与该第二非挥发性装置分别包括：一基底，具有一源极区与一漏极区；一电荷储存层，配置于该基底上，该电荷储存层的一非数据侧储存多辅助电荷以加速另一侧电荷储存层的程序化速度；以及一控制栅极，配置于该电荷储存层上，其中当该存储器单元进行程序化写入时，该第一电压、该第二接点、该第一位线与该第二位线的逻辑电位为逻辑高电位，该第一接点的逻辑电位为逻辑低电位，则该第一非挥发性装置被程序化，该第二非挥发性装置不被程序化。

在本发明的一实施例中，第一非挥发性装置与第二非挥发性装置具有电荷储存层或单晶硅分离式栅极结构。在另一实施例中，电荷储存层注入有辅助电荷。在又一实施例中存储器单元还包括第一负载单元与第二负载单元。第一负载单元耦接于第一电压与第一接点之间。第二负载单元耦接于第一电压与第二接点之间。

在本发明的一实施例中，上述的存储器单元，其中该一非挥发性装置与第二非挥发性装置分别包括基底、电荷储存层、控制栅极。基底具有一源极区与一漏极区。电荷储存层配置于基底上。电荷储存层的一非数据侧储存多辅助电荷以加速另一侧电荷储存层的程序化速度。控制栅极配置于电荷储存层上。在另一实施例中，电荷储存层包括电荷陷入材料或导体材料。在又一实施例中，第一非挥发性装置与第二非挥发性装置分别还包括顶介电层与底介电层。顶介电层介于控制栅极与电荷储存层之间。底介电层介于基底与电荷储存层之间。在再一实施例中，底介电层依序由第一氧化层、氮化层与第二氧化层所构成。

在本发明的一实施例中，上述的存储器单元，其中第一非挥发性装置与第二非挥发性装置分别包括基底、浮置栅极、控制栅极与栅介电层。基底具有源极区和漏极区。浮置栅极配置于基底的部分区块上。控制栅极配置于基底的部分区块上，并与浮置栅极分离，其中控制栅极的面积大于浮置栅极。栅介电层存在于浮置栅极与基底之间。栅介电层存在于控制栅极与基底之间。在另一实施例中，栅介电层依序由第一氧化层、氮化层、第二氧化层所构成。

本发明的存储器单元因采用非挥发性装置，因此能将存储器单元的逻辑状态储存于非挥发性装置中。故而即使于电源关闭时，仍然能够保留原先储存于存储器中的资料。其不但拥有静态随机存取存储器操作快速的优点，同时又能够兼具非挥发性存储器储存资料的功能。

附图说明

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下，其中：

图1是依照本发明的第一实施例的一种存储器单元的等效电路图。

图2A是依照本发明的第一实施例的一种非挥发性装置的结构剖面图。

图2B是依照本发明的第一实施例的另一种非挥发性装置的结构剖面图。

图3A是依照本发明的第一实施例的一种存储器单元在写入逻辑1的资料时的电路示意图。

图3B是依照本发明的第一实施例的一种存储器单元在写入逻辑0的资料时的电路示意图。

图4是依照本发明的第一实施例的一种存储器单元在保持状态时的电路示意图。

图5A是依照本发明的第一实施例的一种读取储存在存储器单元中的逻辑1的资料时的电路示意图。

图5B是依照本发明的第一实施例的一种读取储存在存储器单元中的逻辑0的资料时的电路示意图。

图6A是依照本发明的第一实施例的一种将存储器单元的逻辑1的资料写入非挥发性装置时的电路示意图。

图6B是依照本发明的第一实施例的一种将存储器单元的逻辑0的资料写入非挥发性装置时的电路示意图。

图7A是依照本发明的第一实施例的一种从非挥发性装置恢复逻辑1的数据时的电路示意图。

图7B是依照本发明的第一实施例的一种从非挥发性装置恢复逻辑0的数据时的电路示意图。

图8是依照本发明的第一实施例的一种抹除非挥发性装置的程序化状态的电路示意图。

图9是依照本发明的第二实施例的一种存储器单元的等效电路图。

图10A是依照本发明的第二实施例的一种存储器单元在写入逻辑1的资料时的电路示意图。

图10B是依照本发明的第二实施例的一种存储器单元在写入逻辑0的资料时的电路示意图。

图11是依照本发明的第二实施例的一种存储器单元在保持状态时的电路示意图。

图12A是依照本发明的第二实施例的一种读取储存在存储器单元中的逻辑1的资料时的电路示意图。

图12B是依照本发明的第二实施例的一种读取储存在存储器单元中的逻辑0的资料时的电路示意图。

图13A是依照本发明的第二实施例的一种将存储器单元的逻辑1的资料写入非挥发性装置时的电路示意图。

图13B是依照本发明的第二实施例的一种将存储器单元的逻辑0的资料写入非挥发性装置时的电路示意图。

图14A是依照本发明的第二实施例的一种从非挥发性装置恢复逻辑1的数据时的电路示意图。

图14B是依照本发明的第二实施例的一种从非挥发性装置恢复逻辑0的数据时的电路示意图。

图15是依照本发明的第二实施例的一种抹除非挥发性装置的程序化状态的电路示意图。

具体实施方式

图1是依照本发明的第一实施例的一种存储器单元(Memory Cell)的等效电路图。存储器单元100包括负载单元10和12、金属氧化半导体晶体管(Metal Oxide Semiconductor，简称MOS)20和22以及非挥发性装置30和32。负载单元10的第一端耦接端点A，且第二端耦接端点B，其中端点A接收一第一电压。另外，负载单元12的第一端耦接端点A，其第二端耦接端点C。在此实施例，负载单元10与12可以是电阻，唯本发明并不以此为限。在另外的选择实施例中，负载单元10与12还可以使用空乏型晶体管(Depletion Mode Transistor)、P型金属氧化半导体晶体管(P-type Metal Oxide Semiconductor，简称PMOS)、薄膜晶体管(Thin Film Transistor，简称TFT)...等等。

请继续参照图1，金属氧化半导体晶体管20的第一端耦接端点B，其第二端耦接端点D，而其栅极端则耦接端点C。金属氧化半导体晶体管22的第一端耦接端点C，其第二端耦接端点E，而其栅极端则耦接端点B。在本实施例中，金属氧化半导体晶体管20和22，例如是N型金属氧化半导体晶体管。

另外，在本实施例中，非挥发性装置30的控制栅极端耦接端点CG1，其第一端耦接端点B，而其第二端则耦接位线40。非挥发性装置32的控制栅极端耦接端点CG2，其第一端耦接端点C，而其第二端则耦接位线42。其中非挥发性装置30与32可以具有电荷储存层，当该记忆单元在操作时，一辅助电荷会被注入至电荷储存层。在较佳实施例中，非挥发性装置30与32可具有辅助电荷(Assist Charge，简称AC)型硅氧氮氧硅(Silicon Oxide Nitric Oxide Silicon，简称SONOS)的结构。

图2A是依照本发明的第一实施例的一种非挥发性装置的结构剖面图。请参照图2A，非挥发性装置30和32的结构剖面图大致上相同，因此仅以非挥发性装置30进行说明。非挥发性装置30例如包括基底(Substrate)200、底介电层212、电荷储存层(Charge Trapping Layer)214、顶介电层216与控制栅极(Control Gate)220。

在基底200(例如是P型基底)中，具有源极区202与漏极区204。电荷储存层214配置于基底200上。底介电层212则介于电荷储存层214与基底200之间。电荷储存层214的第一侧储存多电荷以加速另一侧电荷储存层的程序化速度。控制栅极220配置于电荷储存层214上。顶介电层216则介于电荷储存层214与控制栅极220之间。

其中，控制栅极220的材质，例如是掺杂多晶硅(Poly)或其它合适的导电材料。电荷储存层214，例如包括电荷陷入材料或导体材料，其中电荷陷入材料例如是氮化硅(SiN)，导体材料例如是多晶硅。底介电层212与顶介电层216的材质，例如是氧化硅(SiO)或二氧化硅(SiO2)。由于电荷储存层214可以用来储存电荷，因此非挥发性装置30与非挥发性装置32得以储存存储器单元100中的资料，使资料不会因电源供应的中断而消失。

值得一提的是，在另一实施例中，底介电层212也可以是具有能隙工程穿隧结构(Bandgap Engineered Tunnel Structure)。举例来说，底介电层212也可以依序由氧化层(Oxide)、氮化层(Nitride)、氧化层所构成，其中氧化层的材质例如是氧化硅或二氧化硅，氮化层例如是氮化硅。此外，靠近基底200的氧化层的尺寸范围例如为小于

介于之间、小于

介于之间或介于

之间。氮化层的尺寸范围例如为小于

或介于

之间。靠近电荷储存层214的氧化层的尺寸范围例如为小于

介于

之间或介于

之间。

值得一提的是，虽然上述实施例中已经对非挥发性装置30与32描绘出了一个可能的型态，但所属技术领域中具有通常知识者应当知道，本发明当不限制于此种可能的型态。举例来说，非挥发性装置30、32亦可具有单晶硅(Single-poly)分离式栅极(Split Gate)结构。图2B是依照本发明的第一实施例的另一种非挥发性装置的结构剖面图。请参照图2B，非挥发性装置30与32的结构剖面图大致上相同，因此再以非挥发性装置30进行说明。非挥发性装置30例如包括基底200、控制栅极240、浮置栅极(Select Gate)250、氧化层260与栅介电层230。

在基底200(例如是P型基底)中，具有源极区202与漏极区204。浮置栅极250配置于基底200的部分区块上。控制栅极240配置于基底200上，并与浮置栅极250分离，其中控制栅极240的面积大于浮置栅极250。氧化层260可以配置于控制栅极240与浮置栅极250之间。另外，栅介电层230可以配置于浮置栅极250与基底200之间以及控制栅极240与基底200之间。

其中，控制栅极240的材质，例如是掺杂单晶硅或其它合适的导电材料。浮置栅极250，例如是掺杂单晶硅、氮化硅或其它合适的导电材料。栅介电层230的材质，例如是氧化硅。氧化层260的材质例如是氧化硅或二氧化硅。由于浮置栅极250可以用来储存电荷，因此非挥发性装置30与32得以储存存储器单元100中的资料，使资料不会因电源供应的中断而消失。

值得一提的是，在另一实施例中，栅介电层230也可以是具有能隙工程穿隧结构。举例来说，栅介电层230也可以依序由氧化层、氮化层、氧化层所构成，其中氧化层的材质例如是氧化硅或二氧化硅，氮化层例如是氮化硅。此外，靠近基底200的氧化层的尺寸范围例如为小于

介于之间或小于

氮化层的尺寸范围例如为小于

或介于

之间。靠近浮置栅极250的氧化层的尺寸范围例如为小于

或介于

之间。接着，则针对存储器单元100的各项操作方法作更详细的说明。

在本实施例中，存储器单元100特别以具有电荷储存层结构的非挥发性装置30与32为例进行说明的，在其它实施例中亦可用其它结构的非挥发性装置30与32实施的。此外，假设存储器单元100的端点B为逻辑高电位且端点C为逻辑低电位时，则存储器单元100所储存的资料为逻辑1；反之，当存储器单元100的端点B为逻辑低电位且端点C为逻辑高电位时，则存储器单元100所储存的资料为逻辑0。

图3A是依照本发明的第一实施例的一种存储器单元在写入逻辑1的资料时的电路示意图。请参照图3A，假设存储器单元100要写入逻辑1的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线40，并且将一逻辑低电位的电压信号，其电位例如是0V，提供给端点A、D、E与位线42。另外，将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。藉此，使得非挥发性装置30与32为导通状态。如此一来，位线40的逻辑高电位则储存于端点B，位线42的逻辑低电位则储存于端点C。

图3B是依照本发明的第一实施例的一种存储器单元在写入逻辑0的资料时的电路示意图。请参照图3B，假设存储器单元100要写入逻辑0的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点A、D、E与位线40。将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。由此，使得非挥发性装置30与32为导通状态。如此一来，位线40的逻辑低电位则储存于端点B，位线42的逻辑高电位则储存于端点C。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于5～8V之间。

图4是依照本发明的第一实施例的一种存储器单元在保持(Maintain)状态时的电路示意图。请参照图4，假设存储器单元100的资料要处于保持状态。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D、E、位线40与42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点CG1与CG2。由此，使得非挥发性装置30与32为断路状态。如此一来，端点B与C的逻辑电位则能处于保持状态。换言之，存储器单元100所储存的资料则能保持原先的逻辑状态。

图5A是依照本发明的第一实施例的一种读取储存在存储器单元中的逻辑1的资料时的电路示意图。请参照图5A，假设存储器单元100内储存了逻辑1的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A、位线40的第一端与位线42的第一端。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。由此，使得非挥发性装置30与32为导通状态。

承上述，虽然非挥发性装置30为导通状态，但因为端点B的电位与位线40的电位相同，因此可视同没有电流流经非挥发性装置30。也就是说，若位线40的第一端提供了电流I1，位线40的第二端则会接收到电流I1。另一方面，由于端点C的电位比位线42的电位低。因此，若位线42的第一端提供了电流I2，则会有部分的电流ΔI2从位线42依序流经非挥发性装置32、端点C、金属氧化半导体晶体管22最后流至端点E，而位线42的第二端则会接收到电流I2-ΔI2。

在本技术领域具有通常知识者可利用存储器单元100的感测放大器(未绘示)，以感测位线40的第二端与位线42的第二端的输出电流量的差异。如此一来，则可读取存储器单元100所储存的资料的逻辑状态。例如，当位线40的第二端的输出电流量大于位线42的第二端的输出电流量，则表示存储器单元100所储存的资料的逻辑状态为逻辑1。反之，当位线40的第二端的输出电流量小于位线42的第二端的输出电流量，则表示存储器单元100所储存的资料的逻辑状态为逻辑0。

图5B是依照本发明的第一实施例的一种读取储存在存储器单元中的逻辑0的资料时的电路示意图。请参照图5B，假设存储器单元100内储存了逻辑0的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A、位线40的第一端与位线42的第一端。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。藉此，使得非挥发性装置30与32为导通状态。而其余的读取原理可以参照图5A的说明，在此不再多加赘述。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于5～8V之间。

图6A是依照本发明的第一实施例的一种将存储器单元的逻辑1的资料写入非挥发性装置时的电路示意图。请合并参照图6A与图2，假设存储器单元100内储存了逻辑1的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A、位线40与42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于5～8V之间，提供给端点CG1与CG2。由于端点C与位线42具有相当程度的压差，因此会有电荷(Electron)从端点C注入非挥发性装置32的电荷储存层214，使非挥发性装置32被程序化(Programmed)。端点B与位线40的压差则不足以使非挥发性装置30被程序化。

值得一提的是，电荷储存层214的第一侧储存多电荷以加速第二侧电荷储存层的程序化速度。因此，在对非挥发性装置32进行程序化的过程中，是针对电荷储存层214的第二侧进行程序化。如此一来，即完成将存储器单元100所储存的资料的逻辑状态(逻辑1)储存于非挥发性装置32中。换言之，即使于电源关闭时，非挥发性装置32仍保有被程序化状态。

图6B是依照本发明的第一实施例的一种将存储器单元的逻辑0的资料写入非挥发性装置时的电路示意图。请合并参照图6B与图2，假设存储器单元100内储存了逻辑0的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A、位线40与42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于5～8V之间，提供给端点CG1与CG2。由于端点B与位线40具有相当程度的压差，因此会有电荷从端点B注入非挥发性装置30的电荷储存层214，使非挥发性装置30被程序化。端点C与端点位线42的压差则不足以使非挥发性装置32被程序化。

值得一提的是，电荷储存层214的第一侧储存多电荷以加速第二侧电荷储存层的程序化速度。因此，在对非挥发性装置30进行程序化的过程中，是针对电荷储存层214的第二侧进行程序化。如此一来，即完成将存储器单元100所储存的资料的逻辑状态(逻辑0)储存于非挥发性装置30中。换言之，即使于电源关闭时，非挥发性装置30仍保有被程序化状态。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于8～12V之间。

图7A是依照本发明的第一实施例的一种从非挥发性装置恢复逻辑1的数据时的电路示意图。请参照图7A，假设一开始非挥发性装置32已经被程序化。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线40与42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点A、D与E。将一控制偏压，其电位例如是介于3～5V之间，提供给端点CG1与CG2。

承上述，由于非挥发性装置30没有被程序化，因此非挥发性装置30会处于导通状态。也就是说，位线40的逻辑高电位则储存于端点B，使端点B变为逻辑高电位。另一方面，由于非挥发性装置32已经被程序化，因此非挥发性装置32会处于断路状态。此外，端点B的逻辑高电位会使金属氧化半导体晶体管22导通。换言之，端点C则会处于逻辑低电位。如此一来，即完成将存储器单元100所储存的资料的逻辑状态(逻辑1)从非挥发性装置32恢复。

图7B是依照本发明的第一实施例的一种从非挥发性装置恢复逻辑0的数据时的电路示意图。请参照图7B，假设一开始非挥发性装置30已经被程序化。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线40与42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点A、D与E。将一控制偏压，其电位例如是介于3～5V之间，提供给端点CG1与CG2。

承上述，由于非挥发性装置32没有被程序化，因此非挥发性装置32会处于导通状态。也就是说，位线42的逻辑高电位则储存于端点C，使端点C变为逻辑高电位。另一方面，由于非挥发性装置30已经被程序化，因此非挥发性装置30会处于断路状态。此外，端点C的逻辑高电位会使金属氧化半导体晶体管20导通。换言之，端点B则会处于逻辑低电位。如此一来，即完成将存储器单元100所储存的资料的逻辑状态(逻辑0)从非挥发性装置30恢复。

图8是依照本发明的第一实施例的一种抹除非挥发性装置的程序化状态的电路示意图。请参照图8，假设一开始非挥发性装置30或32已经被程序化。首先，将一电压，其电位例如是介于0～4.5V之间，提供给位线40与42。将一电压，其电位例如是介于1～3V之间，提供给端点A，用以维持端点B与C的逻辑状态。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于-8～-12V之间，提供给端点CG1与CG2。即可强迫非挥发性装置30与32的控制栅极释放电荷。如此一来，即可再重复对非挥发性装置30或32程序化。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于-10～-20V之间。

图9是依照本发明的第二实施例的一种存储器单元的等效电路图。存储器单元110包括非挥发性装置30、32、金属氧化半导体晶体管20、22、50与52。非挥发性装置30的第一端耦接端点A，且端点A提供第一电压。非挥发性装置30的第二端耦接端点B，其控制栅极端则耦接端点CG1。非挥发性装置32的第一端耦接端点A，其第二端耦接端点C，而其控制栅极端则耦接端点CG2。在此实施例，非挥发性装置30及32的结构剖面图可参照上述实施例，在此不再赘述。

金属氧化半导体晶体管20的第一端耦接端点B，其第二端耦接端点D，而其栅极端则耦接端点C。金属氧化半导体晶体管22的第一端耦接端点C，其第二端耦接端点E，而其栅极端则耦接端点B。金属氧化半导体晶体管50的控制栅极端耦接端点CG3，其第一端耦接端点B，而其第二端则耦接位线40。金属氧化半导体晶体管52的控制栅极端耦接端点CG4，其第一端耦接端点C，而其第二端耦接位线42。金属氧化半导体晶体管20、22、50与52，例如是N型金属氧化半导体晶体管。

在本实施例中，存储器单元100再以具有电荷储存层结构的非挥发性装置30与32为例进行说明的，在其它实施例中亦可用其它结构的非挥发性装置30与32实施的。此外，假设存储器单元110的端点B为逻辑高电位且端点C为逻辑低电位时，则存储器单元110所储存的资料为逻辑1；反之存储器单元110的端点B为逻辑低电位且端点C为逻辑高电位时，则存储器单元110所储存的资料为逻辑0。

图10A是依照本发明的第二实施例的一种存储器单元在写入逻辑1的资料时的电路示意图。请参照图10A，假设存储器单元110要写入逻辑1。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线40。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点A、D、E、CG1、CG2与位线42。将一控制偏压，其电位例如是介于1～6V之间，提供给端点CG3与CG4。由此，使得金属氧化半导体晶体管50与52为导通状态。如此一来，位线40的逻辑高电位则储存于端点B，位线42的逻辑低电位则储存于端点C。

图10B是依照本发明的第二实施例的一种存储器单元在写入逻辑0的资料时的电路示意图。请参照图10B，假设存储器单元110要写入逻辑0的资料。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点A、D、E、CG1、CG2与位线40。将一控制偏压，其电位例如是介于1～6V之间，提供给端点CG3与CG4。由此，使得金属氧化半导体晶体管50与52为导通状态。如此一来，位线42的逻辑高电位则储存于端点C，位线40的逻辑低电位则储存于端点B。

图11是依照本发明的第二实施例的一种存储器单元在保持状态时的电路示意图。请参照图11，假设存储器单元110的资料要处于保持状态。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D、E、位线40与42。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点CG3与CG4。由此，使得金属氧化半导体晶体管50与52为断路状态。将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。由此，使得非挥发性装置30与32为导通状态。如此一来，端点B与C的逻辑电位则能处于保持状态。换言之，存储器单元110所储存的资料则能保持原先的逻辑状态。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于5～8V之间。

图12A是依照本发明的第二实施例的一种读取储存在存储器单元中的逻辑1的资料时的电路示意图。请参照图12A，假设存储器单元110所储存的逻辑状态为逻辑1。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A、位线40的第一端与位线42的第一端。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。藉此，使得非挥发性装置30与32为导通状态。将一控制偏压，其电位例如是介于1～6V之间，提供给端点CG3与CG4。由此，使得金属氧化半导体晶体管50与52为导通状态。

承上述，虽然金属氧化半导体晶体管50为导通状态，但因为端点B的电位与位线40的电位相同，因此可视同没有电流流经金属氧化半导体晶体管50。也就是说，若位线40的第一端提供了电流I1，位线40的第二端则会接收到电流I1。另一方面，由于端点C的电位比位线42的电位低。因此，若位线42的第一端提供了电流I2，则会有部分的电流ΔI2从位线42依序流经金属氧化半导体晶体管52、端点C、金属氧化半导体晶体管22最后流至端点E，而位线42的第二端则会接收到电流I2-ΔI2。

在本技术领域具有通常知识者可利用存储器单元110的感测放大器(未绘示)，以感测位线40的第二端与位线42的第二端的输出电流量的差异。如此一来，则可读取存储器单元110所储存的资料的逻辑状态。例如，当位线40的第二端的输出电流量大于位线42的第二端的输出电流量，则表示存储器单元110所储存的逻辑状态为逻辑1。反之，当位线40的第二端的输出电流量大于位线42的第二端的输出电流量，则表示存储器单元110所储存的逻辑状态为逻辑1。

图12B是依照本发明的第二实施例的一种读取储存在存储器单元中的逻辑0的资料时的电路示意图。请参照图12B，假设存储器单元110所储存的逻辑状态为逻辑0。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A、位线40的第一端与位线42的第一端。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于4～6V之间，提供给端点CG1与CG2。藉此，使得非挥发性装置30与32为导通状态。将一控制偏压，其电位例如是介于1～6V之间，提供给端点CG3与CG4。由此，使得金属氧化半导体晶体管50与52为导通状态。而其余的读取原理可以参照图12A的说明，在此不再多加赘述。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于5～8V之间。

图13A是依照本发明的第二实施例的一种将存储器单元的逻辑1的资料写入非挥发性装置时的电路示意图。请参照图13A，假设存储器单元110所储存的逻辑状态为逻辑1。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E、位线40与42。将一控制偏压，其电位例如是0V，提供给端点CG3与CG4。由此，使得金属氧化半导体晶体管50与52为断路状态。将一控制偏压，其电位例如是介于5～8V之间，提供给端点CG1与CG2。由于端点C与端点A具有相当程度的压差，因此会有电荷从端点C注入非挥发性装置32的电荷储存层，使非挥发性装置32被程序化。端点B与端点A的压差则不足以使非挥发性装置30被程序化。

值得一提的是，电荷储存层的第一侧储存多电荷以加速第二侧电荷储存层的程序化速度。因此，在对非挥发性装置32进行程序化的过程中，是针对电荷储存层的第二侧进行程序化。如此一来，即完成将存储器单元110的逻辑1储存于非挥发性装置32中。换言之，即使于电源关闭时，非挥发性装置32仍保有被程序化状态。

图13B是依照本发明的第二实施例的一种将存储器单元的逻辑0的资料写入非挥发性装置时的电路示意图。请参照图13B，假设存储器单元110所储存的逻辑状态为逻辑0。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E、位线40与42。将一控制偏压，其电位例如是0V，提供给端点CG3与CG4。使金属氧化半导体晶体管50与52为断路状态。将一控制偏压，其电位例如是介于5～8V之间，提供给端点CG1与CG2。由于端点B与端点A具有相当程度的压差，因此会有电荷从端点B注入非挥发性装置30的电荷储存层，使非挥发性装置30被程序化。端点C与端点A的压差则不足以使非挥发性装置32被程序化。

值得一提的是，电荷储存层的第一侧储存多电荷以加速第二侧电荷储存层的程序化速度。因此，在对非挥发性装置30进行程序化的过程中，是针对电荷储存层的第二侧进行程序化。如此一来，即完成将存储器单元110的逻辑0储存于非挥发性装置30中。换言之，即使于电源关闭时，非挥发性装置30仍保有被程序化状态。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于8～12V之间。

图14A是依照本发明的第二实施例的一种从非挥发性装置恢复逻辑1的数据时的电路示意图。请参照图14A，假设一开始非挥发性装置32已经被程序化。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给位线40与42、端点D与E。将一控制偏压，其电位例如是0V，提供给端点CG3与CG4。使金属氧化半导体晶体管50与52为断路状态。将一控制偏压，其电位例如是介于3～5V之间，提供给端点CG1与CG2。

承上述，由于非挥发性装置30没有被程序化，因此由于非挥发性装置30会处于导通状态。使端点B变为逻辑高电位。另一方面，由于非挥发性装置32已经被程序化，因此非挥发性装置32会处于断路状态。此外，端点B的逻辑高电位会使金属氧化半导体晶体管22导通。换言之，端点C则会处于逻辑低电位。如此一来，即完成将存储器单元110的逻辑1从非挥发性装置32恢复。

图14B是依照本发明的第二实施例的一种从非挥发性装置恢复逻辑0的数据时的电路示意图。请参照图14B，假设一开始非挥发性装置30已经被程序化。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给位线40与42、端点D与E。将一控制偏压，其电位例如是0V，提供给端点CG3与CG4。使金属氧化半导体晶体管50与52为断路状态。将一控制偏压，其电位例如是介于3～5V之间，提供给端点CG1与CG2。

承上述，由于非挥发性装置32没有被程序化，因此非挥发性装置32会处于导通状态。使端点C变为逻辑高电位。另一方面，由于非挥发性装置30已经被程序化，因此非挥发性装置30会处于断路状态。此外，端点C的逻辑高电位会使金属氧化半导体晶体管20导通。换言之，端点B则会处于逻辑低电位。如此一来，即完成将存储器元1110的逻辑0从非挥发性装置30恢复。

图15是依照本发明的第二实施例的一种抹除非挥发性装置的程序化状态的电路示意图。请参照图15，假设一开始非挥发性装置30或32已经被程序化。首先，将一逻辑高电位的电压信号，其电位例如介于1～6V之间，提供给位线40与42。将一电压，其电位例如是介于0～4.5V之间，提供给端点A。将一逻辑低电位的电压信号，其电位例如是0V，提供给端点D与E。将一控制偏压，其电位例如是介于0.5～3V之间，提供给端点CG3与CG4，用以维持端点B与C的逻辑状态。将一控制偏压，其电位例如是介于-8～-12V之间，提供给端点CG1与CG2。即可强迫非挥发性装置30与32的控制栅极释放电荷。如此一来，即可再重复对非挥发性装置30或32程序化。在其它实施例中，熟习本领域技术者可改变非挥发性装置的结构并给予不同范围的操作电压，例如当非挥发性装置30与32具有单晶硅分离式栅极结构时，提供给端点CG1与CG2的控制电压例如可介于-10～-20V之间。

综上所述，本发明的实施例至少具有下列优点：

1、由于存储器单元采用非挥发性装置，因此能够将存储器单元的逻辑状态储存于非挥发性装置中。故而即使于电源关闭时，仍然可以保留原先储存于存储器中的资料，并且于电源开启后，能将资料从非挥发性装置中读出。

2、不但拥有静态随机存取存储器操作快速的优点，同时又能够兼具非挥发性存储器储存资料的功能。

3、利用非挥发性装置取代传统的存储器单元中的晶体管，因此并不会增加存储器单元的尺寸，而能够在相同尺寸大小的存储器中，增加了资料储存于非挥发性装置中的功效，亦有利于组件的集成度。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (24)

1.一种存储器单元，其特征在于，包括：

一第一金属氧化半导体晶体管，该第一金属氧化半导体晶体管的第一端耦接一第一接点，且该第一接点耦接一第一电压，该第一金属氧化半导体晶体管的第二端耦接一第二电压，而该第一金属氧化半导体晶体管的栅极端则耦接一第二接点，且该第二接点耦接该第一电压；

一第二金属氧化半导体晶体管，该第二金属氧化半导体晶体管的第一端耦接该第二接点，该第二金属氧化半导体晶体管的第二端耦接一第三电压，而该第二金属氧化半导体晶体管的栅极端则耦接该第一接点；

一第一非挥发性装置，该第一非挥发性装置的控制栅极端耦接一第一控制偏压，该第一非挥发性装置的第一端耦接该第一接点，该第一非挥发性装置的第二端则耦接一第一位线；

一第二非挥发性装置，该第二非挥发性装置的控制栅极端耦接一第二控制偏压，该第二非挥发性装置的第一端耦接该第二接点，该第二非挥发性装置的第二端则耦接一第二位线，

其中该第一非挥发性装置与该第二非挥发性装置分别包括：

一基底，具有一源极区与一漏极区；

一电荷储存层，配置于该基底上，该电荷储存层的一非数据侧储存多辅助电荷以加速另一侧电荷储存层的程序化速度；以及

一控制栅极，配置于该电荷储存层上，

其中当该存储器单元进行程序化写入时，该第一电压、该第二接点、该第一位线与该第二位线的逻辑电位为逻辑高电位，该第一接点的逻辑电位为逻辑低电位，则该第一非挥发性装置被程序化，该第二非挥发性装置不被程序化。

2.如权利要求1所述的存储器单元，其特征在于，其中该电荷储存层包括一电荷陷入材料或一导体材料。

3.如权利要求2所述的存储器元，其特征在于，其中该电荷陷入材料包括氮化硅。

4.如权利要求2所述的存储器单元，其特征在于，其中该导体材料包括多晶硅。

5.如权利要求1所述的存储器单元，其特征在于，其中该第一非挥发性装置与该第二非挥发性装置分别还包括：

一顶介电层，介于该控制栅极与该电荷储存层之间；以及

一底介电层，介于该基底与该电荷储存层之间。

6.如权利要求5所述的存储器单元，其特征在于，其中该顶介电层的材质包括氧化硅。

7.如权利要求5所述的存储器单元，其特征在于，其中该底介电层的材质包括氮化硅。

8.如权利要求5所述的存储器单元，其特征在于，其中该底介电层依序由一第一氧化层、一氮化层、一第二氧化层所构成。

9.如权利要求8所述的存储器单元，其特征在于，其中该第一氧化层与该第二氧化层的材质包括氧化硅。

10.如权利要求8所述的存储器单元，其特征在于，其中该氮化层的材质包括氮化硅。

11.如权利要求1所述的存储器单元，其特征在于，还包括：

一第一负载单元，耦接于该第一电压与该第一接点之间；以及

一第二负载单元，耦接于该第一电压与该第二接点之间。

12.如权利要求11所述的存储器单元，其特征在于，其中该第一负载单元与该第二负载单元为空乏型晶体管、P型金属氧化半导体晶体管、薄膜晶体管或电阻。

13.如权利要求1所述的存储器单元，其特征在于，其中该第一金属氧化半导体晶体管与该第二金属氧化半导体晶体管为N型金属氧化半导体晶体管。

14.如权利要求1所述的存储器单元，其特征在于，其中当该存储器单元在写入状态时，该第一电压与该第一位线的逻辑电位为逻辑低电位，该第二位线的逻辑电位为逻辑高电位，该第一非挥发性装置与该第二非挥发性装置为导通状态，该第一位线的逻辑电位则储存于该第一接点，该第二位线的逻辑电位则储存于该第二接点。

15.如权利要求14所述的存储器单元，其特征在于，其中逻辑高电位的电压范围介于1伏特至6伏特，该第二电压、该第三电压与逻辑低电位的电压为0伏特，该第一控制偏压与该第二控制偏压的电压范围介于4伏特至6伏特或5伏特至8伏特。

16.如权利要求1所述的存储器单元，其特征在于，其中当该存储器单元在保持状态时，该第一电压为逻辑高电位，该第一非挥发性装置与第二非挥发性装置为断路状态，该第一接点的逻辑电位与该第二接点的逻辑电位则处于保持状态。

17.如权利要求16所述的存储器单元，其特征在于，其中逻辑高电位的电压范围介于1伏特至6伏特，该第二电压、该第三电压、该第一控制偏压、该第二控制偏压、该第一位线的电压与该第二位线的电压为0伏特。

18.如权利要求1所述的存储器单元，其特征在于，还包括：

一感测放大器，耦接于该第一位线的第二端与该第二位线的第二端，

其中当该存储器单元在读取状态时，该第一电压与该第一接点的逻辑电位为逻辑高电位，该第二接点的逻辑电位为逻辑低电位，该第一非挥发性装置与该第二非挥发性装置为导通状态，该第一位线的第一端与该第二位线的第一端提供逻辑高电位，由该感测放大器感测该第一位线的第二端与该第二位线的第二端的输出电流量的差异以读取该存储器单元的逻辑状态。

19.如权利要求18所述的存储器单元，其特征在于，其中逻辑高电位的电压范围介于1伏特至6伏特，该第二电压、该第三电压与逻辑低电位的电压为0伏特，该第一控制偏压与该第二控制偏压的电压范围介于4伏特至6伏特或5伏特至8伏特。

20.如权利要求1所述的存储器单元，其特征在于，其中逻辑高电位的电压范围介于1伏特至6伏特，该第二电压、该第三电压与逻辑低电位的电压为0伏特，该第一控制偏压与该第二控制偏压的电压范围介于5伏特至8伏特或8伏特至12伏特。

21.如权利要求1所述的存储器单元，其特征在于，其中当该存储器单元进行程序化读取时，该第一非挥发性装置为断路状态，该第二非挥发性装置为导通状态，该第一电压与该第一接点的逻辑电位为逻辑低电位，该第二接点、该第一位线与该第二位线的逻辑电位为逻辑高电位。

22.如权利要求21所述的存储器单元，其特征在于，其中逻辑高电位的电压范围介于1伏特至6伏特，该第二电压、该第三电压与逻辑低电位的电压为0伏特，该第一控制偏压与该第二控制偏压的电压范围介于3伏特至5伏特。

23.如权利要求1所述的存储器单元，其特征在于，其中当该存储器单元进行程序化抹除时，该第一位线的电位介于0伏特至4.5伏特，该第一控制偏压的电压范围介于-8伏特至-12伏特或-10伏特至-20，以消除该第一非挥发性装置的程序化状态。

24.如权利要求23所述的存储器单元，其特征在于，其中该第一电压的电压范围介于1伏特至3伏特，该第二电压与该第三电压为0伏特，以维持该第一接点与该第二接点的逻辑电位。

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