CN101345474A - 智能死区时间控制 - Google Patents

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Abstract

一种用于降低具有开关级的同步整流器中的开关损耗的电路，所述开关级包括在开关节点处耦合的高边控制晶体管和低边同步晶体管，所述开关级接收输入电压并在输出节点处提供可控输出电压。所述电路包括第一电路部分，用于感测在所述低边同步晶体管的栅极接线端处的第一信号和第一电压的波形边缘，以确定所述第一信号的波形边缘与第一电压的波形边缘之间的延迟；以及第二电路部分，用于校准所述第一信号和所述第一电压，以采用可选的偏移量对第一信号的波形边缘和该第一电压的波形边缘进行对齐，以实现最小功率损耗。

Description

智能死区时间控制
技术领域
本发明涉及转换器电路，更具体地，涉及用于减少该种电路中高边场效应管(FET)与低边FET的传导之间的死区时间的控制电路。
背景技术
在直流(DC)到直流(DC)的转换中，根据转换器效率来衡量“好的转换器”。依照在转换器中的最低功率损耗来确定效率，该损耗例如开关损耗和由功率设备开启电阻所产生的损耗。
同步整流器通常用于降低开关损耗，尽管其控制很复杂。在同步整流器中，造成功率损耗的主要因素之一是高边/控制晶体管与低边/同步晶体管的控制之间的延迟。
图1示出了公知的高速同步降压转换器电路10。所述电路10包括开关级，该开关级具有在开关节点处耦合的高边或者控制功率设备Q1和低边或同步功率设备Q2。所述开关级接收输入DC电压VIN并在输出节点处提供高度可控输出DC电压V0。所述电路10具有与所述开关级并联的输入电容器C1、连接于所述交换节点与所述输出节点之间的输出电感器L、以及连接于所述输出节点的输出电容器C2，该输出节点具有输出DC电压V0。负载与所述输出电容器C2并联。
所述功率设备Q1和Q2通常采用脉冲宽度调制(PWM)来控制开(ON)和关(OFF)，因此，当功率设备Q2关闭时，功率设备Q1在一段给定时间内处于开启，且当功率设备Q1关闭时，功率设备Q2处于开启。即使可由便携电子设备中的电池供给的VIN随着时期、温度、功率需求等因素而变化，仍然可对脉冲宽调制进行控制，以维持在输出节点处的预定输出电压V0。
必须谨防功率设备Q1和Q2的同时开启，这会造成整个所述输入电路的短路。因而，如图2中所示，在功率设备Q1和Q2都关闭的期间总是提供有某一死区时间。需要尽可能的减少该死区时间，最好将该死区时间减小为零，以增大电路效率。
先前的用于控制所述死区时间的尝试包括图3中所示出的固定延迟方法。此处，当功率设备Q1和Q2都关闭时，最佳延迟能够根据负载、线路和功率设备而被改变。该死区时间无法自我进行调节来达到每个给定条件的最佳延迟。
图4中示出的自适应控制方法是比所述固定延迟方案更好的控制方案，但是该自适应控制方法无法根据负载、线路和温度的变化来进行自我调节。
图5中示出的预测控制方案对在连接所述功率设备功率设备Q1和Q2的开关节点处的电压VSW进行监控，并持续调整该延迟直至达到预定值。在该方法中，电压VSW必须低于对地电压并与固定电压进行比较。所述VSW为负值，且恰足以为最小功率损耗建立最佳延迟。由于VSW比较器延迟，该方法无法实现最佳死区时间。
发明内容
本发明的一个目的在于提供改善的解决方法，该解决方法通过将低边栅极驱动和开关节点/高边栅极驱动边缘进行比较来为任何类型的整流器/功率设备提供固定延迟，从而实现最佳死区时间以降低功率损耗。
本发明的更进一步的目的在于减少或者消除任何传导、反向恢复、和/或直通损耗(shoot through loss)。
提供了用于降低开关级的同步整流器中的开关损耗的电路，该开关级包括在开关节点处耦合的高边控制晶体管和低边同步晶体管，所述开关级接收输入电压并在输出节点处提供可控输出电压。所述电路包括第一电路部分，该第一电路部分用于感测在所述低边同步晶体管的栅极接线端处的第一信号和第一电压的波形边缘，以确定所述第一信号的波形边缘与所述第一电压的波形边缘之间的延迟；所述电路还包括第二电路部分，用于对所述第一信号和所述第一电压进行校准，以将所述第一信号的波形边缘和所述第一电压的波形边缘对齐。
为了更进一步进行优化，该电路可被调整，以具有固定延迟的效果。该死区时间控制电路可被用于各种类型的功率开关设备，所述功率开关设备用于半桥或同步降压构造中。
本发明的其它特征和优点会在下面参考附图对本发明进行的描述中显而易见。
附图说明
图1是具有开关级的高速同步降压转换器电路的电路图；
图2是显示了调节图1中的开关级的晶体管处于开启和关闭的PWM和LGD信号的图形；
图3是具有开关级和已知的固定延迟方案来控制死区时间的电路的电路图；
图4是具有开关级和使用已知自适应控制方法来控制死区时间的栅极驱动电路的电路的电路图；
图5是具有开关级和使用已知的预测控制方法来控制死区时间的传感和栅极驱动电路的电路的电路图；
图6是对电压VSW和/或高边晶体管的栅电压的边缘延迟与图1中电路的LGD信号进行感测和校准的电路的简化电路图；
图7是对电压VSW和/或高边晶体管的栅电压的边缘延迟与图1中电路的LGD信号进行感测和校准的电路的电路图；以及
图8是图7中电路的电路图，该电路使用电容分压器来感测具有不同的电位和/或高压信号的快速移动边缘。
具体实施方式
图1显示了输入到高边和低边晶体管Q1和Q2的PWM。到高边晶体管Q1的信号被确认为HGD，到低边晶体管Q2的信号被反相器12反相，并被确认为LGD，该到低边晶体管Q2的信号具有图2中所示的波长。所述高边和低边晶体管Q1和Q2在开关节点处连接。
图2示出了与开关节点处的电压VSW的波形和/或信号HGD的波形的上升和下降边缘对齐的信号LGD的波形的上升和下降边缘。
回到图1中，根据本发明，在高速同步降压转换器中，低边晶体管Q2被非常迅速地开闭，例如，在十亿分之一秒内，当所述低边晶体管Q2的栅极信号与电压VSW和/或信号HGD的波形的上升/下降边缘对齐时，出现最佳死区时间。
通过模拟或数字锁相环(PLL)达到所述电压VSW和/或所述信号HGD的波形边缘与所述信号LGD的波形的同步，从而消除相位误差。因而，如图6中所示，连接到图1中的电路的PLL电路15，其电压VSW和/或信号HGD的每个边缘需要一组相位检测电路。
例如，使用电压VSW和/或信号HGD的上升边缘，如果在图1和图6中的信号LGD的波形与电压VSW和/或信号HGD的波形之间没有重迭，所述电压VSW和/或所述信号HGD将被延迟电路11和13调整，以产生重迭；如果在图1和图6中的信号LGD的波形和电压VSW和/或信号HGD的波形之间有重迭，所述信号LGD、电压VSW和/或信号HGD的波形将被调整，以不产生重迭。
通过对两个控制信号，即所述信号LGD和所述电压VSW和/或所述信号HGD的同步整流器控制信号进行监控，来除去同步整流器上的传导或反向恢复损耗。如图7中所示，所述两个信号边缘首先在电路20的感测延迟部分被感测，然后在校准部分被校准。首先，在所述感测延迟部分，电压VSW和/或信号HGD与信号LGD被边缘检测电路22和24分别进行感测，并通过任选的感测延迟电路26和28被分别处理，以在延迟控制回路上进行更好的调整。
在所述校准部分，边缘比较电路34和36将来自所述边缘延迟电路26和28的信号进行互相比较，然后指示可预置升/降值计数器电路38和40来向前/向后调整计数器。所述可预置升/降值计数器电路38接收来自上升范围选择电路42的输入信号，以及所述可预置升/降值计数器电路40接收来自下降范围选择电路44的输入信号。
所述可预置升/降值计数器电路38和40的N比特计数器输出可被预载以使边缘调整操作最小化，所述可预置升/降值计数器电路38和40的N比特计数器输出被转发到上升和下降边缘DT控制电路46和48。该N比特计数器的一个值被解码，以选择响应的延迟。电路20继续运作，直到所述电压VSW的波形和/或所述信号HGD与所述信号LGE的波形边缘被对齐。
所述电路20对所述两个信号进行比较，并根据所述定时的条件，生成一个信号以减少或者增加延迟。根据生成的信号对该延迟进行调整。在所述控制信号的上升和下降边缘上执行该操作。另外，可以对该自动校准加上一个单独的延迟，来校正任何感测误差。
该电路20确定不依赖于输出条件-负载、线路、温度和/或功率设备的最佳延迟。该延迟可以在感测波形边缘时以任意一个延迟来进行调整。所述电压VSW和/或所述信号HGD无需低于对地电压来使电路20正常操作。
同步转换器的快速控制信号感测
图8中所示的电容分压器80a和80b具有串联连接的或在节点LGD与地以及SW/HGD与地之间耦合的电容器C0和C1，该电容分压器80a和80b用于对具有不同电势的快速移动边缘进行感测。尽管所述电容分压器80可能已被用于很多应用中，而它和同步转换器一并使用却是新颖的。在控制回路中的信号感测的延迟对于很多有赖于时间的控制而言非常关键。在所述同步转换器的情况下，驱动信号和/或开关节点电压的感测对于最优化该同步转换器的效率和性能而言是非常有用的信息。开关节点信号向感测节点的摆幅可通过使用电阻分压器或者箝位电路来进行限制。通过限制所述摆幅，消耗更多功率和/或减慢该感测过程。
使用所述电容分压器80的优点是在速度和DC功率中的损耗。该电容分压器80需要在过渡周期被充电。但是，一旦充电，该电容分压器80就不消耗任何功率。在要求恒定DC电流的应用中，并联电阻分压器82a和82b具有在节点LGD与地以及SW/HGD与地之间耦合的串联电阻R0和R1，所述并联电阻驱动器82a和82b可以被加在所述电容分压器上，来保持所述DC电压值。
尽管本发明结合特定实施方式进行描述，但许多其它的变化和改进以及其它的使用对于本领域技术人员来说是显而易见的。因此，本发明并不局限于此处特定公开的内容。

Claims (19)

1.一种用于降低开关级的同步整流器中的开关损耗的电路，所述开关级包括在开关节点处耦合的高边控制晶体管和低边同步晶体管，所述开关级接收输入电压并在输出节点处提供可控输出电压，所述电路包括：
第一电路部分，用于感测在所述低边同步晶体管的栅极接线端处的第一信号和第一电压的波形边缘，以确定所述第一信号的波形边缘与所述第一电压的波形边缘之间的延迟；以及
第二电路部分，用于校准所述第一信号和所述第一电压，以使所述第一信号的波形边缘与所述第一电压的波形边缘对齐。
2.根据权利要求1所述的电路，该电路进一步包括与所述开关级并联的输入电容器、在所述开关节点与所述输出节点之间连接的输出电感器、连接至具有所述输出电压的所述输出节点的输出电容器以及与该输出电容器并联的负载。
3.根据权利要求1所述的电路，其中所述电路能够根据负载、线路、温度和功率设备的改变进行自调节。
4.根据权利要求1所述的电路，其中所述第一电压无需低于对地电压。
5.根据权利要求1所述的电路，其中当所述低边晶体管的栅极信号与所述第一电压的波形的上升/下降边缘对齐时，所述同步整流器以高速操作来开闭所述低边晶体管，并出现最佳死区时间。
6.根据权利要求1所述的电路，其中所述第一电路通过最小化所述高边晶体管的第一控制信号与所述低边/同步晶体管的第二控制信号之间的延迟来对齐波形边缘，从而将所述死区时间优选地减少到零。
7.根据权利要求1所述的电路，其中每个边缘需要一组边缘检测电路，以检测所述第一电压的上升和下降边缘。
8.根据权利要求1所述的电路，其中在所述第一信号的波形边缘与所述第一电压的波形边缘之间没有重迭的情况下，所述第一信号或所述第一电压的波形将被调整以产生重迭；并且在所述第一信号的波形边缘与所述第一电压的波形边缘之间有重迭的情况下，所述第一信号或所述第一电压的波形将被调整以不产生重迭。
9.根据权利要求1所述的电路，其中所述第一电路部分包括：
至少两个边缘检测电路，用于感测所述第一信号和所述第一电压的波形边缘；以及
至少一个感测延迟电路，用于处理所感测到的波形边缘。
10.根据权利要求9所述的电路，其中所述至少一个感测延迟电路被用于最优化所述第一信号和所述第一电压的对齐。
11.根据权利要求9所述的电路，其中所述第二电路部分包括：
至少一个边缘比较电路，用于比较经处理的波形边缘；
至少一个可预置计数器电路，具有用于调整所述波形边缘的升/降值计数器；以及
上升和下降边缘范围选择控制电路，用于调整上升和下降波形边缘。
12.根据权利要求11所述的电路，其中所述升/降值计数器在每个时钟/脉冲宽度调制周期被调整。
13.根据权利要求11所述的电路，其中所述升/降值计数器能够被预载以最小化边缘调整。
14.根据权利要求11所述的电路，其中所述升/降值计数器的值被解码以选择对应延迟或调整。
15.根据权利要求11所述的电路，该电路进一步包括上升和下降边缘范围选择电路，用于预载升/降值计数器值以为所述波形边缘提供设置。
16.根据权利要求1所述的电路，其中所述第一电压是从所述开关节点处的电压和所述高边晶体管的栅极处的电压中选择的。
17.根据权利要求1所述的电路，其中所述电路的操作持续进行，直到所述第一信号的波形边缘与所述第一电压的波形边缘对齐。
18.根据权利要求1所述的电路，该电路进一步包括用于感测快速移动的波形边缘的电容分压器，该电容分压器在感测节点处具有耦合在第一节点与第二节点之间的两个串联连接的电容器。
19.根据权利要求18所述的电路，该电路进一步包括用于保持直流电压值的并联电阻分压器，该并联电阻分压器在感测节点处具有耦合在第一节点与第二节点之间的串联连接的电阻器。
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