CN103151920B - 自适应死时间控制 - Google Patents

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Abstract

本发明涉及自适应死时间控制。一种DC-DC转换器包括串联连接于电源电压和地之间并由PWM脉冲驱动的第一和第二晶体管。晶体管的连接点连接至与负载串联连接的电感。第一定时模块确定所述连接点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差。第二定时模块确定所述第一信号的第二边沿与所述第二信号的第二边沿之间的第二时间差。所述第二信号的所述第一和第二边沿分别对应于所述PWM脉冲中的一个脉冲的第一和第二边沿。延迟模块分别基于所述第一和第二时间差来延迟所述第二信号的所述第一和第二边沿。

Description

自适应死时间控制
相关申请的交叉引用
此申请要求2011年12月7日提出的美国临时申请No.61/567938。于此通过引用该申请的整体并入了以上申请的公开。
技术领域
本公开总体涉及DC-DC电压转换器，并且更具体地涉及DC-DC电压转换器中的死时间（deadtime）控制。
背景技术
于此提供的背景描述是用于总体介绍本公开的内容的目的。当前指定的发明人的工作，在此背景技术部分中描述的程度上，以及在提出时否则将不被当做现有技术的说明书的方面，既没有清楚地也没有隐含地被承认是本公开的现有技术。
现在参照图1A和1B，示出了DC-DC转换器（以下，转换器）100。在图1A中，转换器100包括控制模块102、死时间控制模块103、高侧开关THS、低侧开关TLS、感应器L、电容器Cout、以及负载104。高侧开关THS和低侧开关TLS（共同地开关）串联连接。控制模块102生成控制开关的开和关时间的PWM脉冲。死时间控制模块103控制开关的死时间（以下解释的）。感应器L连接至开关的连接点并且如所示地与电容器Cout串联连接。负载104如所示地并联连接至电容器Cout。转换器100接收输入电压Vdd并跨负载104输出输出电压Vout。
在图1B中，当高侧开关THS开通而低侧开关TLS关断时，感应器电流IL增大，且当高侧开关THS关断而低侧开关TLS开通时，感应器电流IL减小。开关的连接点处的电压VLX如图1B中所示地随时间t变化。断开（即关断）一个开关（例如，高侧开关THS）与闭合（即，开通）另一开关（例如，低侧开关TLS）之间的时间间隔称为死时间并且由图1B中的虚线圆所示。分别与高侧开关THS和低侧开关TLS集成的体二极管DHS和DLS在死时间期间导通，引起功率损耗。在反向恢复期间也发生功率损耗。归因于体二极管的导通和反向恢复的功率损耗在PWM脉冲的高切换频率以及转换器的低输出电压（Vout）处是显著的。因此需要最小化死时间以减小功率损耗。
现在参照图2A-2C，示出了转换器的不同操作模式以及对应的死时间。例如，在图2A中，转换器以具有重负载的降压连续导通模式（CCM）操作，其中感应器电流IL总是正的。在图2B中，转换器以具有轻负载的降压或升压强制CCM操作，其中感应器电流IL能够是正的或负的。在图2C中，转换器以具有重负的升压CCM操作，其中感应器电流IL总是负的。在每一个模式中，需要最小化所示的死时间以减小功率损耗。
发明内容
图5A中所示的DC-DC转换器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制（PWM）脉冲驱动并且均具有第一端子和第二端子以及控制端子。所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感。第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差。所述第二信号的所述第一边沿对应于所述PWM脉冲中的一个PWM脉冲的第一边沿。第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第一晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差。所述第二信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的第二边沿。延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿。
图5B中所示的DC-DC转换器包括第一晶体管和第二晶体管，所述第一晶体管和第二晶体管均由脉冲宽度调制（PWM）脉冲驱动并且均具有第一端子和第二端子以及控制端子。所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感。第一定时模块确定所述节点处的第一信号的第一边沿与所述第二晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差。所述第二信号的所述第一边沿对应于所述PWM脉冲中的一个PWM脉冲的第一边沿。第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第二晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差。所述第二信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的第二边沿。延迟模块基于所述第一时间差来延迟所述第二晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第二晶体管的所述控制端子处的所述第二信号的所述第二边沿。
图5C中所示的DC-DC转换器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制（PWM）脉冲驱动并且均具有第一端子和第二端子以及控制端子。所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感。第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差。所述第二信号的所述第一边沿对应于所述PWM脉冲中的一个PWM脉冲的第一边沿。第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第一晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差。所述第二信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的第二边沿。第三定时模块确定所述节点处的所述第一信号的所述第一边沿与所述第二晶体管的所述控制端子处的第三信号的第一边沿之间的第三时间差。所述第三信号的所述第一边沿对应于所述PWM脉冲中的所述一个PWM脉冲的所述第一边沿。第一延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿。第二延迟模块基于所述第三时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿，并且不延迟所述第二晶体管的所述控制端子处的所述第三信号的第二边沿，其中，所述第三信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的所述第二边沿。
图5D中所示的DC-DC转换器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制（PWM）脉冲驱动并且均具有第一端子和第二端子以及控制端子。所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感。第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差。所述第二信号的所述第一边沿对应于所述PWM脉冲中的所述一个PWM脉冲的第一边沿。第二定时模块确定所述节点处的所述第一信号的所述第一边沿与所述第二晶体管的所述控制端子处的第三信号的第一边沿之间的第二时间差。所述第三信号的所述第一边沿对应于所述PWM脉冲中的所述一个PWM脉冲的所述第一边沿。第三定时模块确定所述节点处的所述第一信号的第二边沿与所述第二晶体管的所述控制端子处的所述第三信号的第二边沿之间的第三时间差。所述第三信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的第二边沿。第一延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，而不延迟所述第一晶体管的所述控制端子处的所述第二信号的第二边沿。所述第二信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的所述第二边沿。第二延迟模块基于所述第二时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿，并且基于所述第三时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第二边沿。
如图4A中所示的DC-DC转换器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制（PWM）脉冲驱动并且均具有第一端子和第二端子以及控制端子。所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感。第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差。所述第二信号的所述第一边沿对应于所述PWM脉冲中的一个PWM脉冲的第一边沿。第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第一晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差。所述第二信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的第二边沿。第三定时模块确定所述节点处的所述第一信号的所述第二边沿与所述第二晶体管的所述控制端子处的第三信号的第一边沿之间的第三时间差。所述第二信号的所述第一边沿对应于所述PWM脉冲中的所述一个PWM脉冲的所述第二边沿。第四定时模块确定所述节点处的所述第一信号的所述第一边沿与所述第二晶体管的所述控制端子处的所述第三信号的第二边沿之间的第四时间差。所述第三信号的所述第二边沿对应于所述PWM脉冲中的所述一个PWM脉冲的所述第一边沿。第一延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿。第二延迟模块基于所述第三时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿，并且基于所述第四时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第二边沿。
根据以下提供的详细描述，本公开的进一步的适用性领域将变得显而易见。应当理解，详细描述和具体范例仅是意在示例性目的，而不是意在限制本公开的范围。
附图说明
根据详细描述以及附图，对本公开的理解将变得更充分，其中：
图1A是根据现有技术的DC-DC转换器的示意图；
图1B描绘根据现有技术的DC-DC转换器的开关的连接点处的感应器电流（IL）和电压（VLX）作为时间的函数的图示；
图2A描绘针对以具有重负载的降压连续导通模式（CCM）操作的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图2B描绘针对以具有轻负载的降压或升压强制连续导通模式（CCM）操作的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图2C描绘针对以具有重负载的升压连续导通模式（CCM）操作的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图3A是减小具有轻负载的降压或升压强制连续导通模式（CCM）中的死时间的DC-DC转换器的示意图；
图3B描绘针对以具有重负载的降压连续导通模式（CCM）操作的图3A的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图3C描绘针对以具有轻负载的降压或升压强制连续导通模式（CCM）操作的图3A的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图3D描绘针对以具有重负载的升压连续导通模式（CCM）操作的图3A的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图4A是根据本公开的减小各种模式中的死时间的DC-DC转换器的示意图，各种模式包括具有重负载的降压CCM、具有轻负载的降压或升压强制CCM、以及具有重负载的升压CCM；
图4B描绘针对以具有重负载的降压连续导通模式（CCM）操作的图4A的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图4C描绘针对以具有轻负载的降压或升压强制连续导通模式（CCM）操作的图4A的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图4D描绘针对以具有重负载的升压连续导通模式（CCM）操作的图4A的DC-DC转换器的，IL和VLX作为时间的函数的图示；
图5A是根据本公开的使用用于转换器的高侧开关的两个反馈回路来缩减升压CCM中的死时间的DC-DC转换器的示意图；
图5B是根据本公开的使用用于转换器的低侧开关的两个反馈回路来缩减降压CCM中的死时间的DC-DC转换器的示意图；
图5C是根据本公开的使用用于转换器的高侧开关的两个反馈回路和用于转换器的低侧开关的一个反馈回路来缩减升压模式中的死时间的DC-DC转换器的示意图；
图5D是根据本公开的使用用于转换器的高侧开关的一个反馈回路和用于转换器的低侧开关的两个反馈回路来缩减降压模式中的死时间的DC-DC转换器的示意图；
图6A是根据本公开的图4A的还包括门传感器和共模反馈模块的DC-DC转换器的示意图；以及
图6B是用于图6A的DC-DC转换器中的电荷泵的示意图。
具体实施方式
以下描述本质上仅仅是示例性的，而绝不是意在限制本公开、其应用或使用。为清楚目的，相同参考数字将用于图中标识类似的元件。如于此使用的，短语A、B和C至少之一应当视为意指使用非排它性逻辑或的逻辑（A或B或C）。应当理解，可以以不同顺序执行方法内的步骤，而不更改本公开的原理。
如于此使用的，术语模块可以指：专用集成电路（ASCI）；电子电路；组合逻辑电路；现场可编程门阵列（FPGA）；执行代码的处理器（共享、专用或组）；提供描述的功能性的其它合适的部件；或一些或所有上述部件的组合，诸如在片上系统中，的部分；或者术语模块可以包括专用集成电路（ASCI）；电子电路；组合逻辑电路；现场可编程门阵列（FPGA）；执行代码的处理器（共享、专用或组）；提供描述的功能性的其它合适的部件；或一些或所有上述部件的组合，诸如在片上系统中。术语模块可以包括存储由处理器执行的代码的存储器（共享、专用或组）。
如以上使用的术语代码可以包括软件、固件、和/或微代码，并且可以指程序、例程、函数（function）、分类（class）、和/或对象。如以上使用的术语共享意指来自多个模块的一些或所有代码可以使用单个（共享）处理器来执行。另外，来自多个模块的一些或所有代码可以由单个（共享）存储器存储。如以上使用的术语组意指来自单个模块的一些或所有代码可以使用一组处理器或一组执行引擎来执行。例如，处理器的多个芯和/或多个线程可以视为执行引擎。在各种实施方式中，执行引擎可以与单个处理器、多个处理器以及多个位置中的多个处理器交叉地分组，多个位置中的多个处理器诸如是并行处理布置中的多个服务器。另外，来自单个模块的一些或所有代码可以使用一组存储器来存储。
于此描述的设备和方法可以通过由一个或多个处理器执行的一个或多个计算机程序来实施。计算机程序包括存储在非瞬时有形计算机可读介质上的处理器可执行指令。计算机程序还可以包括存储的数据。非瞬时有形计算机可读介质的非限制性范例是非易失性存储器、磁储存器和光储存器。
本公开涉及缩减DC-DC转换器的死时间（即高和低侧驱动器的体二极管的导通时间）。具体地，本公开涉及缩减DC-DC转换器的各种操作模式中的死时间，而考虑负载条件。例如，能够根据本公开缩减以具有重负载的降压连续导通模式（CCM）、具有轻负载的降压或升压强制CCM、以及具有重负载的升压CCM操作的DC-DC转换器中的死时间。
缩减死时间的一种方式是防止在体二极管能够导通之前，相应的体二极管导通和开通高侧开关THS或低侧开关TLS。因此，负载电流IL将流过高侧开关THS或低侧开关TLS而不是流过相应的体二极管。
现在参照图3A-3D，示出了缩减具有轻负载的降压或升压强制CCM中的死时间的DC-DC转换器（以下，转换器）200。在图3A中，转换器200包括高侧开关THS、低侧开关TLS、感应器L、电容器Cout、以及负载104。高侧开关THS和低侧开关TLS（共同地，开关）串联连接。感应器L连接至开关的连接点并且如所示地与电容器Cout串联连接。负载104如所示地与电容器Cout并联连接。PWM模块102（未示出）生成的PWM脉冲控制开关的开和关时间。转换器200接收输入电压Vdd并跨负载104输出输出电压Vout。
为缩减死时间，转换器200还包括用于每一个开关的反馈回路。反馈回路比较开关的栅极和漏极电压转变的定时。反馈回路基于定时来延迟输出至开关的栅极的PWM脉冲以缩减死时间。
于此使用的词语转变意指当信号（例如，PWM脉冲、电压、或电流）分别开始从低值上升或从高值下降时，信号的上升沿或下降沿。因此，因为高侧开关THS示为PMOS器件，所以用于高侧开关THS的栅极开通转变为高侧开关THS的栅极-源极电压的下降沿。因为高侧开关THS示为PMOS器件，所以用于高侧开关THS的栅极关断转变为高侧开关THS的栅极-源极电压的上升沿。
相反地，因为低侧开关TLS示为NMOS器件，所以用于低侧开关TLS的栅极开通转变为低侧开关TLS的栅极-源极电压的上升沿。因为低侧开关TLS示为NMOS器件，所以用于低侧开关TLS的栅极关断转变为低侧开关TLS的栅极-源极电压的下降沿。类似地，下降VLX转变是电压VLX的下降沿，并且上升VLX转变是电压VLX的上升沿。
用于高侧开关THS的反馈回路包括定时模块202、电荷泵204、延迟模块206、以及反相驱动器208。用于低侧开关TLS的反馈回路包括定时模块210、电荷泵212、延迟模块214、以及反相驱动器216。
延迟模块206和214的输入端接收来自PWM模块102的PWM脉冲。延迟模块206基于电荷泵204的输出电压而延迟PWM脉冲的上升沿（因为THS为PMOS器件），并且无延迟地传送PWM脉冲的下降沿。反相驱动器208对延迟模块206的输出进行反相并将延迟模块206的反相输出输出至高侧开关THS的栅极。延迟模块214基于电荷泵212的输出电压而延迟PWM脉冲的下降沿（因为TLS为NMOS器件），并且无延迟地传送PWM脉冲的上升沿。反相驱动器216对延迟模块214的输出进行反相并将延迟模块214的反相输出输出至低侧开关TLS的栅极。
在用于高侧开关THS的反馈回路中，定时模块202具有反相输入端和非反相输入端。反相输入端连接至高侧开关THS的栅极（因为THS为PMOS器件）。非反相输入端连接至开关的连接点。因此，反相输入端感测高侧开关THS的栅极电压的下降沿，而非反相输入端感测开关的连接点处的电压VLX的上升沿。
假定高侧开关THS的栅极电压的下降转变在时间t1发生，并且电压VLX的上升转变在时间t2发生。定时模块202具有两个输出端：out1和out2。如果t1在t2之前，则定时模块202在输出端out1上输出具有脉冲宽度（t2－t1）的脉冲，并且out2为低。相反地，如果t2在t1之前，则out1为低，且定时模块202在输出端out2上输出具有脉冲宽度（t1－t2）的脉冲。
电荷泵204具有分别接收定时模块202的输出端out1和out2的两个输入端，和输出基于定时模块202的输出端out1和out2而增大或减小的电压的输出端。例如，当定时模块202输出输出端out1上的脉冲时，电荷泵204的输出电压增大，并且当定时模块202输出输出端out2上的脉冲时，电荷泵204的输出电压减小。电荷泵的输出增大或减小的量分别取决于输出端out1和out2上的脉冲宽度。
延迟模块206延迟PWM脉冲的上升沿。延迟的量基于电荷泵204的输出。例如，基于电荷泵204的输出是增大还是减小，延迟增大或减小。此外，延迟增大或减小的量取决于电荷泵204的输出增大或减小的量。反相驱动器208对延迟模块206的输出进行反相，并且将延迟模块206的反相输出输出至高侧开关THS的栅极。
在用于低侧开关TLS的反馈回路中，定时模块210的非反相输入端连接至低侧开关TLS的栅极（因为TLS为NMOS器件）。反相输入端连接至开关的连接点。因此，非反相输入端感测低侧开关TLS的栅极电压的上升沿，而反相输入端感测开关的连接点处的电压VLX的下降沿。
假定电压VLX的下降转变在时间t1发生，并且低侧开关TLS的栅极电压的上升转变在时间t2发生。定时模块210具有两个输出端：out1和out2。如果t2在t1之前，则定时模块210在输出端out1上输出具有脉冲宽度（t1－t2）的脉冲，并且out2为低。如果t1在t2之前，则out1为低，且定时模块210在输出端out2上输出具有脉冲宽度（t2－t1）的脉冲。
电荷泵212具有分别接收定时模块210的输出端out1和out2的两个输入端，和输出基于定时模块202的输出端out1和out2而增大或减小的电压的输出端。例如，当定时模块210输出输出端out1上的脉冲时，电荷泵212的输出电压增大，并且当定时模块210输出输出端out2上的脉冲时，电荷泵212的输出电压减小。电荷泵的输出增大或减小的量分别取决于输出端out1和out2的脉冲宽度。
延迟模块214延迟PWM脉冲的下降沿。延迟的量基于电荷泵212的输出。例如，基于电荷泵212的输出是增大还是减小，延迟增大或减小。此外，延迟增大或减小的量取决于电荷泵212的输出增大或减小的量。反相驱动器216对延迟模块214的输出进行反相，并且将延迟模块214的反相输出输出至低侧开关TLS的栅极。
在使用中，当高侧开关THS关而低侧开关TLS开时，PWM脉冲的上升沿被输出以开通高侧开关THS。延迟模块206和214接收PWM脉冲的上升沿。延迟模块214无延迟地传送PWM脉冲的上升沿。反相驱动器216将下降沿输出至低侧开关TLS的栅极，这关断低侧开关TLS。如果感应器电流在那时流入开关的连接点，则电压VLX开始增大。
定时模块202感测电压VLX上升时的时间与高侧开关THS的栅极-源极电压转变并开始下降（即高侧开关THS的栅极开通转变）时的时间之间的时间差。延迟模块206基于此时间差来延迟高侧开关THS的栅极开通转变，以减小此时间差，即死时间。
相反地，当高侧开关THS开而低侧开关TLS关时，PWM脉冲的下降沿被输出以关断高侧开关THS。延迟模块206和214接收PWM脉冲的下降沿。延迟模块206无延迟地传送PWM脉冲的下降沿。反相驱动器208将上升沿输出至高侧开关THS的栅极，这关断高侧开关THS。如果感应器电流在那时流出开关的连接点，则电压VLX开始减小。
定时模块202感测电压VLX下降时的时间与低侧开关TLS的栅极-源极电压转变并开始上升时（即低侧开关TLS的栅极开通转变）的时间之间的时间差。延迟模块214基于该时间差延迟低侧开关TLS的栅极开通转变，以减小此时间差，即死时间。
延迟模块206和214生成的延迟如图3C中所示地调整（缩减）死时间。然而，仅在转换器200以具有轻负载的降压或升压CCM操作时，延迟才缩减死时间。当如图3B所示，感应器电流仅流出开关的连接点时（即，当转换器200以具有重负载的降压CCM操作时），并且当如图3D所示，感应器电流仅流入开关的连接点时（即，当转换器200以具有重负载的升压CCM操作时），延迟增加死时间。
现在参照图4A-4D，示出了缩减各模式中的死时间的转换器300。转换器300缩减死时间，而不考虑负载条件。例如，当转换器以具有重负载的降压CCM、具有轻负载的降压或升压强制CCM、以及具有重负载的升压CCM操作时，转换器300缩减死时间。
在图4A中，除延迟模块206和214外，转换器300包括图3A中所示的转换器200的所有部件。转换器300还包括用于高侧开关THS且包括定时模块306和电荷泵308的附加反馈回路和用于低侧开关TLS并包括定时模块310和电荷泵312的附加反馈回路。转换器300还包括用于高侧开关THS的延迟模块302和用于低侧开关TLS的延迟模块304。延迟模块302和304的输入端接收来自PWM模块102的PWM脉冲。
延迟模块302基于定时模块202和电荷泵204的输出来延迟PWM脉冲的上升沿，并且基于定时模块306和电荷泵308的输出来延迟PWM脉冲的下降沿。延迟模块304基于定时模块210和电荷泵212的输出来延迟PWM脉冲的下降沿，并且基于定时模块310和电荷泵312的输出来延迟PWM脉冲的上升沿。
定时模块202、电荷泵204、定时模块210、以及电荷泵212的连接和功能与转换器200中的相同。定时模块306、电荷泵308、定时模块310、以及电荷泵312的连接和功能如下。
在用于高侧开关THS的反馈回路中，定时模块306具有反相输入端和非反相输入端。反相输入端连接至开关的连接点，且非反相输入端连接至高侧开关THS的栅极。因此，反相输入端感测开关的连接点处的电压VLX的下降沿，而非反相输入端感测高侧开关THS的栅极电压的上升沿。
假定高侧开关THS的栅极电压的上升转变在时间t1发生，并且电压VLX的下降转变在时间t2发生。定时模块306具有两个输出端：out1和out2。如果t1在t2之前，则定时模块306在输出端out1上输出具有脉冲宽度（t2－t1）的脉冲，并且out2为低。相反地，如果t2在t1之前，则out1为低，并且定时模块306在输出端out2上输出具有脉冲宽度（t1－t2）的脉冲。
电荷泵308具有分别接收定时模块306的输出端out1和out2的两个输入端，和输出基于定时模块306的输出端out1和out2而增大或减小的电压的输出端。例如，当定时模块306输出输出端out1上的脉冲时，电荷泵308的输出电压增大，并且当定时模块306输出输出端out2上的脉冲时，电荷泵308的输出电压减小。电荷泵的输出增大或减小的量分别取决于输出端out1和out2上的脉冲宽度。
延迟模块302延迟PWM脉冲的下降沿，延迟的量基于电荷泵308的输出。例如，基于电荷泵308的输出是增大还是减小，延迟增大或减小。此外，延迟增大或减小的量取决于电荷泵308的输出增大或减小的量。反相驱动器208对延迟模块302的输出进行反相，并且将延迟模块302的反相输出输出至高侧开关THS的栅极。
在用于低侧开关TLS的反馈回路中，定时模块310的反相输入端连接至低侧开关TLS的栅极，并且非反相输入端连接至开关的连接点。因此，反相输入端感测低侧开关TLS的栅极电压的下降沿，而非反相输入端感测开关的连接点处的电压VLX的上升沿。
假定低侧开关TLS的栅极电压的下降转变在时间t1发生，并且电压VLX的上升转变在时间t2发生。定时模块310具有两个输出端：out1和out2。如果t1在t2之前，则定时模块310在输出端out1上输出具有脉冲宽度（t2－t1）的脉冲，并且out2为低。如果t2在t1之前，则out1为低，并且定时模块310在输出端out2上输出具有脉冲宽度（t1－t2）的脉冲。
电荷泵312具有分别接收定时模块310的输出端out1和out2的两个输入端，和输出基于定时模块310的输出端out1和out2而增大或减小的电压的输出端。例如，当定时模块310输出输出端out1上的脉冲时，电荷泵312的输出电压增大，并且当定时模块310输出输出端out2上的脉冲时，电荷泵312的输出电压减小。电荷泵的输出增大或减小的量分别取决于输出端out1和out2的脉冲宽度。
延迟模块304延迟PWM脉冲的上升沿，延迟的量基于电荷泵312的输出。例如，基于电荷泵312的输出是增大还是减小，延迟增大或减小。此外，延迟增大或减小的量取决于电荷泵312的输出增大或减小的量。反相驱动器216对延迟模块304的输出进行反相，并且将延迟模块304的反相输出输出至低侧开关TLS的栅极。
在使用中，当接收到PWM脉冲的上升沿时，延迟模块302根据从定时模块202和电荷泵204接收的反馈来延迟上升沿，并且延迟模块304根据从定时模块310和电荷泵312接收的反馈来延迟上升沿。当接收到PWM脉冲的下降沿时，延迟模块302根据从定时模块306和电荷泵308接收的反馈来延迟下降沿，并且延迟模块304根据从定时模块210和电荷泵212接收的反馈来延迟下降沿。
例如，假定高侧开关THS关而低侧开关TLS开，且延迟模块302和304接收PWM脉冲的上升沿以开通高侧开关THS。还假定感应器电流IL在那时流出开关的连接点。因为PWM脉冲的上升沿开通高侧开关THS，所以PWM脉冲的上升沿可以称为转换器300的开通转变。
在高侧开关THS的反馈回路中，高侧开关THS的栅极-源极电压在电压VLX能够上升之前下降。因此，在定时模块202的输入端，高侧开关THS的栅极-源极电压开始下降时的时间t1在电压VLX开始上升时的时间t2之前。换句话说，高侧开关THS的栅极开通转变的发生比上升VLX转变的发生早。定时模块202的输出端out1在输出端out1输出脉冲宽度（t2－t1）的脉冲，并且定时模块202的输出端out2为低。电荷泵204的输出电压与脉冲宽度（t2－t1）成比例地增大。延迟模块302与电荷泵204的输出电压的增大成比例地延迟PWM脉冲的上升沿。过程继续，直至电荷泵204的输出电压轨接于（railat）Vdd。延迟的量继续增大，并且在电荷泵204的输出电压轨接于Vdd时达到最大值。在此，高侧开关THS的反馈回路饱和。
在低侧开关TLS的反馈回路中，低侧开关TLS的栅极-源极电压下降，并且电压VLX上升。假定在定时模块310的输入端，高侧开关THS的栅极-源极电压开始下降时的时间t1在电压VLX开始上升时的时间t2之后。换句话说，低侧开关TLS的栅极关断转变的发生比上升VLX转变的发生晚。定时模块310的输出端out2在输出端out2输出脉冲宽度（t1－t2）的脉冲，并且定时模块310的输出端out1为低。电荷泵312的输出电压与脉冲宽度（t1－t2）成比例地减小。延迟模块304与电荷泵312的输出电压的减小成比例地减小PWM脉冲的上升沿的延迟。在数个循环（即，PWM脉冲）中，延迟的量继续减小，直至时间t1与t2之间的时间差变得几乎为零。
在此，当感应器电流IL在那时流出开关的连接点时，转换器300的开通转变期间的死时间几乎为零。以此方式，当感应器电流IL在PWM脉冲的上升沿期间（即，转换器300的开通转变期间）流出开关的连接点时，高侧开关THS的反馈回路饱和，并且低侧开关TLS的反馈回路调整（缩减）PWM脉冲的上升沿期间（即，转换器300的开通转变期间）的死时间。
现在假定高侧开关THS关而低侧开关TLS开，延迟模块302和304接收PWM脉冲的上升沿以开通高侧开关THS，且感应器电流IL在那时流入开关的连接点。在低侧开关TLS的反馈回路中，低侧开关TLS的栅极-源极电压在电压VLX能够上升之前下降。因此，在定时模块310的输入端，低侧开关TLS的栅极-源极电压开始下降时的时间t1在电压VLX开始上升时的时间t2之前。换句话说，低侧开关TLS的栅极关断转变的发生比上升VLX转变的发生早。定时模块310的输出端out1在输出端out1输出脉冲宽度（t2－t1）的脉冲，并且定时模块310的输出端out2为低。电荷泵312的输出电压与脉冲宽度（t2－t1）成比例地增大。延迟模块304与电荷泵312的输出电压的增大成比例地延迟PWM脉冲的上升沿。过程继续，直至电荷泵312的输出电压轨接于Vdd。延迟的量继续增大，并且在电荷泵312的输出电压轨接于Vdd时达到最大值。在此，低侧开关TLS的反馈回路饱和。
在高侧开关THS的反馈回路中，高侧开关THS的栅极-源极电压下降，并且电压VLX上升。假定在定时模块202的输入端，高侧开关THS的栅极-源极电压开始下降时的时间t1比电压VLX开始上升时的时间t2晚。换句话说，高侧开关THS的栅极开通转变的发生比上升VLX转变的发生晚。定时模块202的输出端out2在输出端out2输出脉冲宽度（t1－t2）的脉冲，并且定时模块202的输出端out1为低。电荷泵204的输出电压与脉冲宽度（t1－t2）成比例地减小。延迟模块302与电荷泵204的输出电压的减小成比例地减小PWM脉冲的上升沿的延迟。在数个循环（即PWM脉冲）中，延迟的量继续减小，直至时间t1与t2之间的时间差变得几乎为零。
在此，当感应器电流IL在那时流入开关的连接点时，转换器300的开通转变期间的死时间几乎为零。以此方式，当感应器电流IL在PWM脉冲的上升沿期间（即，转换器300的开通转变期间）流入开关的连接点时，低侧开关TLS的反馈回路饱和，并且高侧开关THS的反馈回路调整（缩减）PWM脉冲的上升沿期间（即，转换器300的开通转变期间）的死时间。
在转换器300的关断转变期间（即，当PWM脉冲的下降沿输出以关断高侧开关THS时），能够获得类似的分析。当转换器300以如图4B-4D中所示的不考虑负载条件的各种模式操作时，延迟模块302和304生成的延迟调整（缩减）死时间。
总之，定时模块306感测电压VLX转变并开始下降时的时间与高侧开关THS的栅极-源极电压转变并开始上升（即高侧开关THS的栅极关断转变）时的时间之间的时间差。延迟模块302通过基于该时间差而延迟PWM脉冲的下降沿来延迟高侧开关THS的栅极关断转变，以缩减此时间差，即死时间。
定时模块202感测电压VLX转变并开始上升时的时间与高侧开关THS的栅极-源极电压转变并开始下降（即高侧开关THS的栅极开通转变）时的时间之间的时间差。延迟模块302通过基于该时间差而延迟PWM脉冲的上升沿来延迟高侧开关THS的栅极开通转变，以减小此时间差，即死时间。
定时模块310感测电压VLX转变并开始上升时的时间与低侧开关TLS的栅极-源极电压转变并开始下降（即低侧开关TL的栅极关断转变）时的时间之间的时间差。延迟模块304通过基于该时间差而延迟PWM脉冲的上升沿来延迟低侧开关TLS的栅极关断转变，以减小此时间差，即死时间。
定时模块210感测电压VLX转变并开始下降时的时间与低侧开关TLS的栅极-源极电压转变并开始上升（即低侧开关TLS的栅极开通转变）时的时间之间的时间差。延迟模块304通过基于该时间差而延迟PWM脉冲的下降沿来延迟低侧开关TLS的栅极开通转变，以减小此时间差，即死时间。
现在参照图5A-5D，示出了缩减死时间的附加转换器。每一个转换器以特定模式操作并且使用图4A中所示的多个反馈回路但不是全部反馈回路以特定模式缩减死时间。例如，在图5A中，以升压CCM操作的转换器400-1仅使用延迟模块302、定时模块306、电荷泵308、定时模块202、以及电荷泵204来缩减死时间。在图5B中，以降压CCM操作的转换器400-2仅使用延迟模块304、定时模块310、电荷泵312、定时模块210、以及电荷泵212来缩减死时间。在图5C中，以升压模式操作的转换器400-3仅使用延迟模块302和304、定时模块306、电荷泵308、定时模块202、电荷泵204、定时模块210、以及电荷泵212来缩减死时间。在图5D中，以降压模式操作的转换器400-4仅使用延迟模块302和304、定时模块202、电荷泵204、定时模块310、电荷泵312、定时模块210以及电荷泵212来缩减死时间。
现在参照图6A和6B，示出了包括多个门传感器和多个共模反馈模块的转换器500。图6A中，转换器500包括图4A中所示的转换器300的所有部件。转换器500还包括门传感器502和504以及共模反馈模块506和508。门传感器502和504在台阶电压与分别的高侧开关和低侧开关的栅极-源极阈值电压之间的栅极-源极电压处跳闸（trip）。共模反馈模块506和508防止电荷泵轨接至（railto）Vdd。
台阶电压实践中定义为晶体管用以投递基本等于感应器电流的电流的栅极-源极电压。栅极-源极阈值电压是晶体管用以开通的栅极源极电压。
可以基于感应器电流IL在台阶电压与栅极-源极阈值电压之间调整门传感器502和504的跳闸电压。例如，对于轻负载，跳闸电压可以设定为较靠近栅极-源极阈值电压，并且对于重负载，跳闸电压可以设定为较远离栅极-源极阈值电压而较靠近台阶电压。基于感应器电流IL的门传感器502和504的跳闸电压的调整还补偿作为负载电流的函数的死时间的变化。
在图6A中，共模反馈模块506、508中的每一个包括用作电荷注入共模电压控制器的电路。这些模块防止电荷泵轨接至Vdd或地。
在图6B中，示出了电荷泵550的范例。电荷泵550包括电流源552和554以及开关556和558。电荷泵（例如，电荷泵308、204、312或212之一）的开关556和558分别连接至对应定时模块（例如，定时模块306、202、310、或210之一）的输出端out1和out2，电荷泵连接至该输出端out1和out2。
遍及本公开，仅作为范例，将高侧开关THS示为PMOS器件，而低侧开关TLS示为NMOS器件。替代地，高侧开关THS能够为NMOS器件，而低侧开关TLS能够为PMOS器件。因此，当遍及根据示出的范例的公开讨论包括PWM脉冲、电压和电流的各种信号的极性时，如果替代地，高侧开关THS为NMOS器件，而低侧开关TLS为PMOS器件，则极性将相反。
能够以各种形式实施本公开的宽泛的教导。因此，虽然此公开包括特定范例，但是本公开的真实范围不应局限于此，因为在研究图、说明书以及随后的权利要求时，其它修改对于本领域技术人员将是显而易见的。

Claims (34)

1.一种DC-DC转换器，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制(PWM)脉冲驱动并且均具有第一端子和第二端子以及控制端子，其中，所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感；
第一定时模块，所述第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差，其中，所述第二信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的一个脉冲宽度调制脉冲的第一边沿；
第二定时模块，所述第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第一晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差，其中，所述第二信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的第二边沿；
延迟模块，所述延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿；以及
输出电压的电荷泵，
其中所述延迟模块基于所述电荷泵输出的所述电压的变化量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的边沿。
2.如权利要求1所述的DC-DC转换器，其中：
所述第一晶体管和所述第二晶体管分别是PMOS晶体管和NMOS晶体管；
所述节点处的所述第一信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；
所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿和所述第二边沿分别是上升沿和下降沿；并且
所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿和所述第二边沿分别是下降沿和上升沿。
3.如权利要求1所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
4.如权利要求1所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
5.如权利要求1所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
6.如权利要求1所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
7.一种DC-DC转换器，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制(PWM)脉冲驱动并且均具有第一端子和第二端子以及控制端子，其中，所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感；
第一定时模块，所述第一定时模块确定所述节点处的第一信号的第一边沿与所述第二晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差，其中，所述第二信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的一个脉冲宽度调制脉冲的第一边沿；
第二定时模块，所述第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第二晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差，其中，所述第二信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的第二边沿；
延迟模块，所述延迟模块基于所述第一时间差来延迟所述第二晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第二晶体管的所述控制端子处的所述第二信号的所述第二边沿；以及
输出电压的电荷泵，
其中所述延迟模块基于所述电荷泵输出的所述电压的变化量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的边沿。
8.如权利要求7所述的DC-DC转换器，其中：
所述第一晶体管和所述第二晶体管分别是PMOS晶体管和NMOS晶体管；
所述节点处的所述第一信号的所述第一边沿和所述第二边沿分别是上升沿和下降沿；
所述第二晶体管的所述控制端子处的所述第二信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；并且
所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿和所述第二边沿分别是上升沿和下降沿。
9.如权利要求7所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
10.如权利要求7所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
11.如权利要求7所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第二信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
12.如权利要求7所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第二信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
13.一种DC-DC转换器，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制(PWM)脉冲驱动并且均具有第一端子和第二端子以及控制端子，其中，所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感；
第一定时模块，所述第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差，其中，所述第二信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的一个脉冲宽度调制脉冲的第一边沿；
第二定时模块，所述第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第一晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差，其中，所述第二信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的第二边沿；
第三定时模块，所述第三定时模块确定所述节点处的所述第一信号的所述第一边沿与所述第二晶体管的所述控制端子处的第三信号的第一边沿之间的第三时间差，其中，所述第三信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿；
第一延迟模块，所述第一延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿；
第二延迟模块，所述第二延迟模块基于所述第三时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿，并且不延迟所述第二晶体管的所述控制端子处的所述第三信号的第二边沿，其中，所述第三信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿；以及
输出电压的电荷泵，
其中所述第一延迟模块或所述第二延迟模块基于所述电荷泵输出的所述电压的变化量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的边沿。
14.如权利要求13所述的DC-DC转换器，其中：
所述第一晶体管和所述第二晶体管分别是PMOS晶体管和NMOS晶体管；
所述节点处的所述第一信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；
所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿和所述第二边沿分别是上升沿和下降沿；
所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿和所述第二边沿分别是上升沿和下降沿；并且
所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿和所述第二边沿分别是下降沿和上升沿。
15.如权利要求13所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第一延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
16.如权利要求13所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第一延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
17.如权利要求13所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第一延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
18.如权利要求13所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第一延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
19.如权利要求13所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第二延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
20.如权利要求13所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第二延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
21.一种DC-DC转换器，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制(PWM)脉冲驱动并且均具有第一端子和第二端子以及控制端子，其中，所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感；
第一定时模块，所述第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差，其中，所述第二信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的一个脉冲宽度调制脉冲的第一边沿；
第二定时模块，所述第二定时模块确定所述节点处的所述第一信号的所述第一边沿与所述第二晶体管的所述控制端子处的第三信号的第一边沿之间的第二时间差，其中，所述第三信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿；
第三定时模块，所述第三定时模块确定所述节点处的所述第一信号的第二边沿与所述第二晶体管的所述控制端子处的所述第三信号的第二边沿之间的第三时间差，其中，所述第三信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的第二边沿；
第一延迟模块，所述第一延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，而不延迟所述第一晶体管的所述控制端子处的所述第二信号的第二边沿，其中，所述第二信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿；
第二延迟模块，所述第二延迟模块基于所述第二时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿，并且基于所述第三时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第二边沿；以及
输出电压的电荷泵，
其中所述第一延迟模块或所述第二延迟模块基于所述电荷泵输出的所述电压的变化量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的边沿。
22.如权利要求21所述的DC-DC转换器，其中：
所述第一晶体管和所述第二晶体管分别是PMOS晶体管和NMOS晶体管；
所述节点处的所述第一信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；
所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；
所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；并且
所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿和所述第二边沿分别是上升沿和下降沿。
23.如权利要求21所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第一延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
24.如权利要求21所述的DC-DC转换器，其中：
当所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第一延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
25.如权利要求21所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第二延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
26.如权利要求21所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿发生于第一时间，且所述节点处的所述第一信号的所述第一边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第二延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
27.如权利要求21所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第三信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间晚的第二时间时，所述电压增大，并且其中，所述电压增大的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第二延迟模块基于所述电压的增大的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
28.如权利要求21所述的DC-DC转换器，其中：
当所述第二晶体管的所述控制端子处的所述第三信号的所述第二边沿发生于第一时间，且所述节点处的所述第一信号的所述第二边沿发生于比所述第一时间早的第二时间时，所述电压减小，并且其中，所述电压减小的量与所述第一时间和所述第二时间之间的差成比例；并且
其中，所述第二延迟模块基于所述电压的减小的所述量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿。
29.一种DC-DC转换器，包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均由脉冲宽度调制(PWM)脉冲驱动并且均具有第一端子和第二端子以及控制端子，其中，所述第一晶体管的所述第一端子连接至电源电压，所述第一晶体管的所述第二端子和所述第二晶体管的所述第一端子连接至节点，所述第二晶体管的所述第二端子连接至地，并且所述节点连接至与负载串联连接的电感；
第一定时模块，所述第一定时模块确定所述节点处的第一信号的第一边沿与所述第一晶体管的所述控制端子处的第二信号的第一边沿之间的第一时间差，其中，所述第二信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的一个脉冲宽度调制脉冲的第一边沿；
第二定时模块，所述第二定时模块确定所述节点处的所述第一信号的第二边沿与所述第一晶体管的所述控制端子处的所述第二信号的第二边沿之间的第二时间差，其中，所述第二信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的第二边沿；
第三定时模块，所述第三定时模块确定所述节点处的所述第一信号的所述第二边沿与所述第二晶体管的所述控制端子处的第三信号的第一边沿之间的第三时间差，其中，所述第三信号的所述第一边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿；
第四定时模块，所述第四定时模块确定所述节点处的所述第一信号的所述第一边沿与所述第二晶体管的所述控制端子处的所述第三信号的第二边沿之间的第四时间差，其中，所述第三信号的所述第二边沿对应于所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿；
第一延迟模块，所述第一延迟模块基于所述第一时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿，并且基于所述第二时间差来延迟所述第一晶体管的所述控制端子处的所述第二信号的所述第二边沿；
第二延迟模块，所述第二延迟模块基于所述第三时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿，并且基于所述第四时间差来延迟所述第二晶体管的所述控制端子处的所述第三信号的所述第二边沿；以及
基于所述第一时间差、所述第二时间差、所述第三时间差和所述第四时间差来输出相应电压的第一电荷泵、第二电荷泵、第三电荷泵和第四电荷泵，
其中所述第一延迟模块和所述第二延迟模块基于所述第一电荷泵、所述第二电荷泵、所述第三电荷泵和所述第四电荷泵输出的所述电压的变化量来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的边沿。
30.如权利要求29所述的DC-DC转换器，其中：
所述第一晶体管和所述第二晶体管分别是PMOS晶体管和NMOS晶体管；
所述节点处的所述第一信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；
所述第一晶体管的所述控制端子处的所述第二信号的所述第一边沿和所述第二边沿分别是上升沿和下降沿；
所述第二晶体管的所述控制端子处的所述第三信号的所述第一边沿和所述第二边沿分别是下降沿和上升沿；并且
所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿和所述第二边沿分别是下降沿和上升沿。
31.如权利要求29所述的DC-DC转换器，其中：
所述第一电荷泵基于所述第一时间差来输出第一电压，其中，所述第一延迟模块基于所述第一时间差来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿；
所述第二电荷泵基于所述第二时间差来输出第二电压，其中，所述第一延迟模块基于所述第二时间差来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿；
所述第三电荷泵基于所述第三时间差来输出第三电压，其中，所述第二延迟模块基于所述第三时间差来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第二边沿；以及
所述第四电荷泵基于所述第四时间差来输出第四电压，其中，所述第二延迟模块基于所述第四时间差来延迟所述脉冲宽度调制脉冲中的所述一个脉冲宽度调制脉冲的所述第一边沿。
32.如权利要求31所述的DC-DC转换器，还包括：
第一反馈模块，所述第一反馈模块感测所述第二电压和所述第三电压，计算所述第二电压和所述第三电压的第一平均电压，并将第一电荷注入到所述第二电荷泵和所述第三电荷泵的输出端，其中，所述第一电荷基于所述第一平均电压与所述电源电压的一半之间的差；以及
第二反馈模块，所述第二反馈模块感测所述第一电压和所述第四电压，计算所述第一电压和所述第四电压的第二平均电压，并将第二电荷注入到所述第一电荷泵和所述第四电荷泵的输出端，其中，所述第二电荷基于所述第二平均电压与所述电源电压的一半之间的差。
33.如权利要求29所述的DC-DC转换器，还包括：
第一传感器，所述第一传感器感测通过所述电感的电流，并且当所述第一晶体管的所述控制端子处的第一控制电压大于或等于所述第一晶体管用以开通的第一阈值电压与所述第一晶体管的第一台阶电压之间的第一预定电压时，所述第一传感器将所述第二信号输出至所述第一定时模块和所述第二定时模块；以及
第二传感器，所述第二传感器感测通过所述电感的电流，并且当所述第二晶体管的所述控制端子处的第二控制电压大于或等于所述第二晶体管用以开通的第二阈值电压与所述第二晶体管的第二台阶电压之间的第二预定电压时，所述第二传感器将所述第三信号输出至所述第三定时模块和所述第四定时模块，
其中，基于所述负载，所述第一预定电压和所述第二预定电压分别被设定为较靠近或较远离所述第一阈值电压和所述第二阈值电压。
34.如权利要求31所述的DC-DC转换器，其中，所述第一电荷泵、所述第二电荷泵、所述第三电荷泵、以及所述第四电荷泵中的每一个电荷泵包括分别具有第一增益和第二增益的第一电流源和第二电流源，其中，所述第一增益不同于所述第二增益。
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