CN101315935A

CN101315935A - 一种非易失性存储器及其设计方法

Info

Publication number: CN101315935A
Application number: CNA2007100998060A
Authority: CN
Inventors: 朱一明
Original assignee: Beijing Xinji Jiayi Microelectronic Science & Tech Co Ltd
Current assignee: Beijing Xinji Jiayi Microelectronic Science & Tech Co Ltd; GigaDevice Semiconductor Beijing Inc
Priority date: 2007-05-30
Filing date: 2007-05-30
Publication date: 2008-12-03

Abstract

本发明公开了一种非易失性存储器及其设计方法，包括提供源极、漏极和浮栅的多层，该多层包含为存储器提供互连线的多层金属层。其中至少两层金属层电容性耦合，为浮栅提供电容。通过本发明为用户提供了一套成本投入小、存储性能优越、基于现有逻辑工艺的非易失性存储器设计制造解决方案。

Description

一种非易失性存储器及其设计方法

技术领域

本发明主要涉及半导体存储器，尤其涉及一种非易失性存储器及其设计方法。

背景技术

存储器大致可分为两大类：易失性和非易失性。易失性存储器在系统关闭时立即失去存储在内的信息；它需要持续的电源供应以维持数据。大部分随机存储器都属于此类。非易失性存储器在系统关闭或无电源供应时仍能保持数据信息。

一个浮栅型非易失性存储器(NVM)器件通常也是一个MOS晶体管，该MOS晶体管拥有一个源极(Source)，一个漏极(Drain)和一个栅极(Gate)，它与一般MOS管的结构不同的是，栅极包括两个部分：浮栅(Floating Gate)和控制栅(Control Gate)。浮栅位于栅极氧化层和极间氧化层之间，极间氧化层用于隔绝浮栅，两种氧化层的成份可以是氧-氮-氧(O-N-O)或二氧化硅(SiO₂)。控制栅与浮栅之间是一层栅极氧化层，控制栅和外部的电极相连接。

浮栅型非易失性存储器通过将电荷保存在浮栅中，实现对数据信息的存储。例如，在进行写操作时，在控制栅上施加电压，通过控制栅与浮栅之间的电容耦合作用，使控制栅与其它诸如源极、漏极或沟道区域之间建立一个电势差，通过该电势差在浮栅中放置电荷，来完成整个写操作过程。

随着集成电路技术的迅速发展，集成电路器件的尺寸越来越小，从而使得片上系统(SoC，System On Chip)也越来越普及。而SOC中相当重要的一个模块就是非易失性存储器。为了给SoC提供多种功能，许多不同功能的模块必须集成在一个芯片上。然而，非易失性存储器的制造需要采用特殊工艺，它有别于目前SoC制造过程中主要采用的逻辑工艺。逻辑工艺是大多数集成电路(IC，Integrated Circuits)设计者普遍使用的主流工艺。由于制造非易失性存储器所需采用的特殊工艺不常使用，因此，如果采用该特殊工艺来开发和制造SOC器件，将耗费大量成本，必将使所制造出的SOC器件的价格比采用逻辑工艺制造的SOC器件要昂贵很多。

尽管可以为了方便地制造非易失性存储器，而运用该特殊工艺来制造整个SOC，但所付出的代价是大大降低其它逻辑器件的性能。另外，许多IC设计者并不像了解传统的逻辑工艺那样熟悉这种特殊工艺，因此，运用该特殊工艺来制造整个SOC的方法增加了设计风险和复杂度，更糟糕的还有高成本和滞后的技术支持。其中，滞后的技术支持将造成整个SoC开发时间上的延误，而造成滞后的技术支持的主要原因是因为在半导体制造行业还没有广泛地使用这种特殊工艺。

目前，已经推出不少兼顾设计非易失性存储器的特殊工艺和传统逻辑工艺的SOC制造解决方案。例如，采用一对P型金属氧化物半导体(PMOS，P typeMetal-Oxide Semiconductor)和N型金属氧化物半导体(NMOS，N typeMetal-Oxide Semiconductor)晶体管，将它们的栅极连接起来并悬浮，形成用于存储电荷的浮栅。通过PMOS和NMOS晶体管的沟道或其它物理效应实现激活编程和擦除功能。但是，为了避免在高电平操作时PMOS和NMOS晶体管之间容易发生的闩锁现象，不得不将这种存储器件设计成大尺寸，而大尺寸的设计将造成PMOS和NMOS晶体管内部电容的增大，进而影响到保证存储器正常工作的NMOS和PMOS晶体管的电容比。此外，由于NMOS和PMOS的工作模式不同，其中，NMOS晶体管为累加模式，PMOS晶体管为反相模式，二者都会产生非线性电容，这种非线性电容将直接影响该存储器的存储性能，因此，需要添加额外的电路并给予特别的注意才能获得该存储器件所需的线性特性。

其它的方法还有利用软击穿和硬击穿效应来获得一连串不同的电阻，以便存储值能被加以区分和识别。然而，鉴于击穿操作过程中的控制难度和一些未知效应，通过利用软击穿和硬击穿效应设计的非易失性存储器的可编程次数将十分有限。

因此，对非易失性存储器的设计，在尝试保证存储单元的紧凑性和可靠性的同时，应尽量与逻辑工艺一致，尽可能地克服上述现有技术设计初期的缺陷。

发明内容

有鉴于此，本发明的目的在于提供一种非易失性存储器及其设计方法，通过本发明为用户提供一套成本投入小、存储性能优越、基于现有逻辑工艺的非易失性存储器设计制造解决方案。

本发明提供了一种非易失性存储器，包括提供源极、漏极和浮栅的多层，该多层包含为存储器提供互连线的多层金属层。其中至少两层金属层电容性耦合，为浮栅提供电容。

该非易失性存储器中所述电容为控制栅。

该非易失性存储器还包括通孔，用于连接两层以上用来形成电容器的金属层。

该非易失性存储器中多层金属层之间电性绝缘。

该非易失性存储器中的控制栅包括多个电容。

该非易失性存储器中的多个电容由两层以上的金属层形成。

该非易失性存储器还包括另一个电容，该电容由另一金属层与多层金属层中的一层形成，该电容与其它多层金属层形成的电容耦合。

该非易失性存储器中的浮栅和多个电容器耦合。

该非易失性存储器采用P型金属氧化物半导体晶体管或N型金属氧化物半导体晶体管。

本发明还提供了一种非易失性存储器设计方法，包括：

提供形成源极、漏极和浮栅的多层，该多层包含为存储器提供互连线的多层金属层。其中至少两层金属层电容性耦合，为浮栅提供电容。

该方法进一步包括：提供用于连接至少两层金属层的通孔。

本发明所述的非易失性存储器及设计方法，通过将金属层结构作为本发明中非易失性存储器的控制栅结构，从而节省了一层用于控制栅的多晶硅，进而节省了制造成本；通过将金属线间的耦合电容取代现有技术中控制栅与浮栅间的耦合电容成为存储器实现存储功能的主要电容，从而获得一个有利于提高非易失性存储器存储性能的较佳电容比；通过增大氧化层厚度，使本发明中非易失性存储器的制造工艺与输入/输出(I/O，Input/Output)器件一致；达到为用户提供一套成本投入小、存储性能优越、基于现有逻辑工艺的非易失性存储器设计制造解决方案的有益效果。

附图说明

图1为本发明中第一种PMOS类型非易失性可编程存储单元的典型示意图；

图2为本发明中第一种NMOS类型非易失性可编程存储单元的典型示意图；

图3为本发明中非易失性可编程存储单元的俯视图；

图4为本发明中第二种PMOS类型非易失性可编程存储单元的典型示意图；

图5为本发明中第二种NMOS类型非易失性可编程存储单元的典型示意图。

具体实施方式

本发明所述的非易失性存储器及设计方法，结构设计上仍然运用IC制造业中首选的逻辑工艺；利用材料原有分层的几何优势以及在亚微米工艺过程中尺寸减小导致金属线间能够产生较大耦合电容的优势，改变现有技术中浮栅型非易失性存储器的栅极结构，将金属层结构作为本发明中非易失性存储器的控制栅结构，并适当改变现有技术中的浮栅结构，将金属线间产生的较大的耦合电容取代现有技术中控制栅与浮栅间的耦合电容而成为存储器实现存储功能的主要电容，为用户提供一套成本投入小、存储性能优越、基于现有逻辑工艺的非易失性存储器设计制造解决方案。

下面结合附图来说明本发明的具体实施方式。

由于现代先进的集成电路设计与制造工艺技术，集成电路器件的尺寸越来越小，其内部的金属线宽也越来越小，由于金属线宽的不断减小，造成金属线之间的耦合电容的不断增大和器件内部板极电容的不断减小，从而使金属线间耦合电容逐渐成为器件内部电容的主要部分。例如，在典型的0.25um工艺中，最小的金属线间距仅为0.3um，在典型的0.18um工艺中，最小的金属线间距仅为0.23um。当金属线间距的从0.3um减小到0.23um时，相同层金属线之间的耦合电容将增加30％。由此看来，随着集成电路器件尺寸的越来越小，相同层的金属线间生成的耦合电容将超过栅极内部的耦合电容，因此，将金属层结构作为本发明中非易失性存储器的控制栅结构，并适当改变现有技术中的浮栅结构，使得金属线间产生的较大的耦合电容取代现有技术中栅极中的耦合电容而成为存储器实现存储功能的主要电容，从而为可编程存储单元进行特定的存储器操作提供更加恰当的电容比。该电容比的定义为：在一个可编程单元中，控制栅与浮栅之间的电容值除以浮栅与MOS晶体管衬底之间的电容值，所得比值即为电容比。通常情况下，该电容比的比值范围为[5，10]。

本发明的特性和优点可根据以下附图和说明得以更好的理解。参照本发明结构，图1为本发明中第一种PMOS类型非易失性可编程存储单元的典型示意图，图中包括配置有电容的控制栅100和具有浮栅102的PMOS型浮栅存储单元101。该PMOS型浮栅存储单元101包含一个PMOS晶体管，该PMOS晶体管包括N型衬底103、形成源极和漏极的p型离子扩散区104。浮栅102包含二氧化硅(SiO₂)层108、多晶硅(Poly)层107，多晶硅层107通过接触孔(contact)105与第一金属层109相连，第一金属层(M1)109通过第一通孔(via 1)119与第二金属层(via 2)111相连。浮栅102被绝缘层包围。控制栅100包括第一金属层110、第二金属层112和第三金属层(via 3)114。第一金属层110通过第一通孔118与第二金属层112连接。第二通孔120第二金属层112通过第二通孔120与第三金属层114连接。第一金属层110和第二金属层112将浮栅102包围，第三金属层114将整个存储单元覆盖。

通过本发明中由于电容是由金属层之间耦合形成，该电容随着工艺尺寸的减少而增大。另外，金属层之间的耦合电容比MOS管中控制栅与浮栅间的耦合电容具有更好的线性和稳定性。

图2为本发明中第一种NMOS类型非易失性可编程存储单元的典型示意图，图中包括配置有电容的控制栅200和具有浮栅202的NMOS型浮栅存储单元201。浮栅存储单元201包含一个NMOS器件，它由p型衬底203、源极和漏极的n型离子扩散区204组成。浮栅202包括二氧化硅层208、多晶硅层207，多晶硅层207通过接触孔205与第一金属层209相连。第一金属层209通过第一通孔219与第二金属层211连接。浮栅202被绝缘层包围。控制栅200包括第一金属层210、第二金属层212和第三金属层214。第一金属层210通过第一通孔218与第二金属层212连接。第二金属层212通过第二通孔220与第三金属层214连接。第一金属层210和第二金属层212将浮栅202包围，第三金属层214将整个存储单元覆盖。

图3为本发明中非易失性可编程存储单元结构的俯视图。结合图1，图3中包括第一金属层110、第一金属层112，接触孔105和第一通孔119、多晶硅层107和p型离子扩散区104。从俯视图上可以看出，第一金属层109和第二金属层111包围了浮栅102。由于第三金属层114覆盖了整个存储单元，为了将图中的各部分表述清楚，该俯视图未给出第三金属层114。由于图1对PMOS型非易失性可编程存储单元结构进行描述，图2对NMOS型非易失性可编程存储单元结构进行描述，二者仅仅是晶体管类型上不同，在结构上完全一致，因此，图3也可以作为对图2中NMOS型非易失性可编程存储单元结构的俯视图。

结合本发明的另一种结构，图4为本发明中第二种PMOS类型非易失性可编程存储单元的典型示意图，该单元包含配置有电容的控制栅400和具有浮栅402的PMOS类型浮栅存储单元401。浮栅存储单元401包含PMOS器件，它由n型衬底和源极和漏极的p型离子扩散区404组成。浮栅402包括二氧化硅层408、多晶硅层407，多晶硅层407通过接触孔405与第一金属层409相连。浮栅402被绝缘层包围着。控制栅400包括第一金属层410，它和浮栅402电容性耦合。随着线宽不断减小，金属之间的电容增大以形成控制栅400。

图5为本发明中第二种NMOS类型非易失性可编程存储单元的典型示意图。NMOS类型的非易失性存储器包括配置有电容的控制栅500和具有浮栅502的NMOS类型的浮栅存储器501。浮栅存储单元501包括NMOS器件，该器件由p型衬底503和源极和漏极的n型离子扩散区504组成。浮栅502包括二氧化硅层508、多晶硅层507，多晶硅层507通过接触孔505与第一金属层509相连。浮栅502被绝缘层包围着。控制栅500包含第一金属层510，它和浮栅502电容性耦合。随着线宽不断减小，金属之间的电容可伸缩以形成控制栅500。

根据本发明的另一种结构，扩散层104，204，404或504用来提供包含位线在内的存储器的互连，从而使金属层可以更好地与互连线隔绝，进而更充分地提供电容。

本发明中的可编程单元可以采用基于逻辑工艺的PMOS器件。通常，逻辑工艺至少提供两类器件：核心器件和I/O器件。其中，I/O器件中氧化层的厚度比核心器件中氧化层的厚度要大。如使用I/O器件的可编程单元，它的氧化层的厚度通常大于70埃。另外，I/O器件的运行电平也比核心器件的运行电平要高。I/O器件的运行电平一般为3.3V，而核心器件的运行电平一般为1.8V。为了满足逻辑工艺的要求，本发明通过增大可编程单元的氧化层的厚度，如0.18um和0.13um的器件制造工艺中，在制造过程中，增大可编程单元的氧化层的厚度，使其达到与I/O器件的氧化层的厚度一致。氧化层厚度的增加也使可编程单元的运行电平由1.8V上升到I/O器件的运行电平3.3V，从而使本发明中可编程单元能够满足现有逻辑工艺的要求。

从前述内容可以看出，本发明的非易失性存储器利用了缩小的尺寸和相互靠近的金属层耦合出来的电容，为控制浮栅上的电荷提供了控制栅电容。本发明所述的PMOS和NMOS型晶体管可用其它类型的晶体管代替。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种非易失性存储器，包括提供源极、漏极和浮栅的多层，该多层包含为存储器提供互连线的多层金属层。其中至少两层金属层电容性耦合，为浮栅提供电容。

2.根据权利要求1所述的非易失性存储器，其特征在于，所述电容为控制栅。

3.根据权利要求2所述的非易失性存储器，其特征在于，还包括通孔，用于连接两层以上用来形成电容器的金属层。

4.根据权利要求1所述的非易失性存储器，其特征在于，多层金属层之间电性绝缘。

5.根据权利要求2所述的非易失性存储器，其特征在于，所述控制栅包括多个电容。

6.根据权利要求5所述的非易失性存储器，其特征在于，所述多个电容由两层以上的金属层形成。

7.根据权利要求6所述的非易失性存储器，其特征在于，还包括另一个电容，该电容由另一金属层与多层金属层中的一层形成，该电容与其它多层金属层形成的电容耦合。

8.根据权利要求6所述的非易失性存储器，其特征在于，所述浮栅和多个电容器耦合。

9.根据权利要求1所述的非易失性存储器，其特征在于，该存储器采用P型金属氧化物半导体晶体管或N型金属氧化物半导体晶体管。

10.一种非易失性存储器设计方法，其特征在于，包括：

11.根据权利要求10所述的方法，其特征在于，该方法进一步包括：提供用于连接至少两层金属层的通孔。