TWI508251B

TWI508251B - 包括具有提升之程式化效率性之電子熔絲的半導體裝置及其形成的方法

Info

Publication number: TWI508251B
Application number: TW098136839A
Authority: TW
Inventors: Oliver Aubel; Jens Poppe; Andreas Kurz; Roman Boschke
Original assignee: Globalfoundries Us Inc
Priority date: 2008-10-31
Filing date: 2009-10-30
Publication date: 2015-11-11
Also published as: US20100107403A1; DE102008054073A1; TW201036136A; US8268679B2; WO2010062360A1

Description

包括具有提升之程式化效率性之電子熔絲的半導體裝置及其形成的方法

本發明大體上係關於製造積體電路之領域，詳言之，係關於於複雜的積體電路中形成電子熔絲以提供裝置內部的程式化能力。

於現代積體電路中，非常大數量之個別電路元件，譬如以CMOS、NMOS、PMOS元件形式形成之場效電晶體、電阻器、電容器等等，係形成在單一晶片區域上。一般情況是，這些電路元件之特徵尺寸(feature size)係隨著每一個新的電路世代的導入而穩定地減小，以提供就速度和/或電力消耗性能方面具有改善程度之目前可用之積體電路。電晶體之尺寸的減小在穩定地改善複雜的積體電路(譬如CPU)之裝置性能方面是一個重要的事項。尺寸的減小通常與切換速度的增加有關，由此提升訊號處理性能。除了大量之電晶體元件之外，譬如電容器、電阻器等等之複數個被動電路元件一般係形成在使用於多種目的(譬如用來解除耦接(decoupling))之積體電路中。

由於電路元件之尺寸減小，不僅個別電晶體元件之性能增加，而且亦能夠改善他們的封裝密度，由此提供將增加之功能併入給定的晶片面積之可能性。為了此目的，已發展出高度複雜之電路，其能夠包含不同類型之電路，譬如類比電路、數位電路等等，藉此提供於單晶片上之整個系統(system on a single chip,SoC)。再者，於複雜的微控制器裝置中，可以於具有CPU核心之晶片上提供增加數量之儲存器容量，由此亦明顯提升現代電腦裝置之整體性能。

於現代的積體電路中，最小特徵尺寸現在已達到約50nm及更小，由此提供於給定的晶片面積併入各種功能電路部分的可能性，然而其中，各種電路部分可能具有明顯不同的性能，譬如關於使用壽命、可靠度等等。舉例而言，數位電路部分(譬如CPU核心等)之運作速度可能根據個別電晶體元件之組構以及根據金屬化系統的特性而定，該金屬化系統可以包含複數個堆疊之金屬化層以便符合所需之複雜的電路佈局。因此，為了提供速度關鍵(speed-critical)電路組件之最小關鍵特徵尺寸，可能需要高度複雜的製造技術。舉例而言，可以根據場效電晶體而使用複雜的數位電路，該場效電晶體代表可以根據藉由薄介電材料而與通道區域分離之閘極電極而控制通道區域之導電率之電路組件。決定個別場效電晶體之性能的其中一個因素係電晶體以高速從高阻抗狀態切換至低阻抗狀態之能力，其中，於低阻抗狀態亦可以驅動足夠高的電流。決定此驅動電流能力的其中一個因素係在施加適當控制電壓至閘極電極之後而形成於通道區域之導電通道之長度。由於此理由，以及鑑於複雜之半導體裝置之持續增加之整體封裝密度，通道長度和因此之閘極電極之長度係持續地減小，從而可能需要適當調整閘極電極至通道區域之電容耦合(capacitive coupling)。結果，為了將導電通道之可控制性維持在所希望之高水準，閘極介電材料之厚度亦也可能須減小。然而，閘極介電厚度之縮小可能與漏電流之指數性增加(exponential increase)有關，該漏電流可能直接穿隧過薄閘極介電材料之通道，由此造成增大之電力消耗以及廢熱，其中，廢熱在半導體裝置之操作期間可能會造成複雜的狀況。再者，電荷載子可能注入於閘極介電材料並且亦可能導致電晶體特性(譬如電晶體之臨限電壓)之明顯劣化，由此亦導致於產品之使用壽命期間電晶體特性之變異。結果，某些複雜的電路部分之可靠度和性能可能藉由用來形成高度複雜的電路元件之材料特性和製程技術而決定，同時其他的電路部分可能包含較不關鍵之裝置，因此其相較於關鍵的電路部分於整個使用壽命期間提供了不同的特性表現。因此，於單一半導體裝置中結合不同的電路部分可能產生關於效能和可靠度之明顯不同的性能表現，其中整體製造流程之變化可能也會造成各種電路部分之間進一步之差異。為了此目的，對於複雜的積體電路而言，通常可以執行額外的機制(例如於完成製造流程後和/或於半導體裝置之使用期間)以使得電路其本身可以調適某些電路部分之性能以順應其他電路部分之性能，例如當某些關鍵電路部分可能不再順應對應之性能準則時，由此需要某些電路部分之調適，譬如重新調整內部電壓供應、重新設定整體電路速度等等。

為了此目的，可以將所謂的電子熔絲(e-fuse)設置在半導體裝置中，該電子熔絲可代表為了提供所希望之電路調整而可以啟動一次之電子開關。因此電子熔絲可被視為具有高阻抗狀態(其典型亦可代表電子熔絲之“程式化”狀態)，以及具有低阻抗狀態(典型可代表電子熔絲之“未程式化”狀態)。因為這些電子熔絲可能對整個積體電路之整體性能表現有明顯的影響，因此可能必須保證未程式化和程式化狀態之可靠的偵測，此可靠的偵測可能必須根據適當設計之邏輯電路而完成。再者，因為一般情況是這些電子熔絲在所考慮之半導體裝置之使用壽命期間可能會啟動一次，因此為了提供裝置之進一步的操作使用壽命之明確狀況，對應之程式化活動可能必須確保可靠地產生電子熔絲所希望之程式化狀態。然而，由於複雜的半導體裝置中關鍵裝置尺寸的持續縮小，對應於電子熔絲之程式化的可靠度可能需要精確地設定用來程式化電子熔絲之對應電壓的緣裕(margin)，該緣裕可能與半導體裝置之整體規格不相容，或者可能至少對於操作該裝置之彈性上具有嚴重的影響。

為了更清楚提出設置電子熔絲於先進的半導體裝置中之困難處，現在將參照第1a至1b圖說明於複雜的半導體裝置中典型的電子熔絲。

第1a圖示意地顯示半導體裝置150之一部分之上視圖，該半導體裝置150可以表示包含複雜的數位電路之任何的半導體裝置，譬如CPU核心、用於繪圖應用之控制器、記憶區(memory area)等等。半導體裝置150因此可以包括電路部分160，該電路部分160可以表示複雜的電晶體元件，譬如具有50nm及更小之閘極長度之場效電晶體，如前所討論者。再者，裝置150包括電子熔絲100，該電子熔絲100可以表示一次可程式化電子開關，其可在藉由施加適當的程式化電壓於電子熔絲100而產生電流脈波時從低阻抗狀態轉變成高阻抗狀態。如圖所示，熔絲100包括第一接觸區101、第二接觸區102和以導電線形式設置之中間區域103，該中間區域103表示實際的熔絲元件，其可在連接接觸區101和102與適當的電壓源之後改變其阻抗狀態。一般情況是，接觸區101和102和導電線103由適當的電極材料形成，該電極材料亦可以用來形成場效電晶體(譬如設置在部分160)之對應的閘極電極結構。舉例而言，結合金屬矽化物之多晶矽為通常用來形成電子熔絲100之材料。而且，如圖所示，各接觸區101、102可以連接至形成於裝置150之接點層(contact level)之對應之接觸元件，將參照第1b圖作更詳細之討論。

第1b圖示意地顯示沿著第1a圖之線Ib，裝置150之剖面圖。如圖所示，裝置150包括基板151(譬如矽基板等)，在該基板151上方形成層152，視半導體裝置150內之電子熔絲100之位置而定，該層152可表示半導體層或者絕緣材料。再者，當材料152表示半導體區域時，可以設置絕緣材料153，例如基於亦可使用為用來形成場效電晶體之閘極介電材料之材料。再者，接點層120形成在層152之上以便圍住電子熔絲100與譬如電晶體等之其他元件。典型的情況是，接點層包括介電材料122結合蝕刻終止材料123，譬如分別是二氧化矽和氮化矽，在該介電材料122和蝕刻終止材料123中形成接觸元件121，其通常為包括譬如鎢之導電材料，並可能結合導電阻障材料(未圖示，譬如氮化鈦等)。

可以根據廣為接受之製程技術形成半導體裝置150，於該製程技術中可以根據50nm及更小之關鍵尺寸形成譬如場效電晶體之閘電極等複雜的電路元件。為了此目的，可以提供適當的閘極電極材料結合閘極介電材料，並且亦可以根據複雜的微影及蝕刻技術來進行圖案化，其中，亦可以圖案化接觸區101、102和區域103。舉例而言，導電線103可以具有相較於電極結構為相似的幾何組構。也就是說，視整體組構而定，寬度103W(第1a圖)可以對應於關鍵電晶體元件之閘極長度，而長度103L可以是數百奈米。應該了解到(對於電晶體元件亦是相似的情況)，係鑑於在裝置150中不會過度耗用有用的晶粒面積的情況下來設計電子熔絲100。再者，鑑於熔絲100(也就是說，區域103)之可程式化，較佳情況是提供最小剖面積以便在施加夠高的電流流經區域103之後可以顯著改變區域103之電性行為。結果，可以依照所考慮之裝置之對應設計規則而設計區域103。

於進一步之製造階段中，也就是說，圖案化閘極電極結構以及該接觸區101、102和區域103，以及於形成用於電晶體元件之適當的汲極和源極區後，典型而言可以例如藉由於對應之汲極和源極區和閘極電極形成金屬矽化物而增加半導體區域之導電率，由此亦於接觸區101、102和區域103中形成金屬矽化物104。此可以根據廣為接受之製程技術完成。應該了解到，於對應之製程期間，各自之側壁間隔件105也可能已經形成，該側壁間隔件105一般可以用來定義於電晶體面積中對應之摻質輪廓(dopant profile)，並且於矽化作用期間用作為遮罩。之後，為了獲得適當的接觸開口，可以根據包含沉積材料123和122以及圖案化該材料123和122之廣為接受之製程技術形成接點層120，然後用譬如鎢等之導電材料填滿該接觸開口。接著，形成複數個金屬化層(未圖示)，該等金屬化層可以依照整體電路佈局而提供用於電路元件以及電子熔絲100之接線結構(wiring fabric)。

當操作裝置150以及程式化電子熔絲100時，為了產生夠高之電流密度，將足夠高之電壓施加於接觸區101和102之間，以便燒斷熔絲100而可以得到永久的改變。舉例而言，於此情況，電遷移之本身的負面效應可以有效地用來誘發於線103中之以電流驅動的材料擴散，該以電流驅動的材料擴散可以導致電性能之明顯改變，亦即，由於線103之“劣化(degradation)”，可以達成對應之高阻抗狀態。電遷移為已知之效應，當電流密度非常高時其可能發生於導電線中(一般為含金屬之線)，而使得流動的電子可以引起離子核之定向“擴散”，藉此沿著電子流方向漸增地輸送材料。因此，對應之線於陰極附近材料的耗盡(depletion)問題會逐漸嚴重，同時材料會沉積於熔絲100之陽極上或者附近。如前面之討論，非程式化狀態和程式化狀態之間之可靠的差異可能需要線103之對應的明顯改變，此改變需要相當的電壓並且亦需要適當設計之接觸區101、102和連接至該等接觸區之適當數目之接觸元件121，以便提供用來有效的“燒斷”線103所需的電流驅動能力。因此，為了在低阻抗狀態和高阻抗狀態之間獲得高的差異，對於複雜的裝置而言，可能需要適度精確地設定“程式化電壓窗(programming voltage window)”。再者，用於程式化電壓之對應之緣裕亦可能必須考慮到於形成熔絲100期間任何製程相關之變動，由此需要更精確地設定程式化電壓。如前面所討論者，於偵測程式化狀態時對應之所需要之可靠度程度可能需要足夠高的程式化電壓，而該電壓可能不與用於複雜裝置之供應電壓相容。

本揭示發明係關於可以避免、或者至少減少以上所示之一個或多個問題之影響之各種方法和裝置。

下文提出本發明之簡單概述，以便提供本發明之某些態樣之基本了解。此概述並非本發明之廣泛的詳盡綜論。其無意用來識別本發明之關鍵或重要元件，或用來描繪本發明之範籌。其唯一的目是以簡化形式呈現本申請專利範圍標的之某些概念作為稍後更詳細說明之引言。

一般而言，本揭示發明係關於半導體裝置和用來形成該半導體裝置之方法，於該半導體裝置中可以設置用於先進半導體裝置之電子熔絲，以便展現出程式化電壓之增加的裕度(tolerance)，同時仍然提供可靠的程式化狀態。為了此目的，電子熔絲可以收容至少一部分，該部分係設計成當程式化該電子熔絲時產生增加之電流密度，而使得於對應部分可以獲得增加的電遷移效應。結果，可以減小的電流密度達成導電率的明顯改變，藉此能夠使用較低電壓並且亦能夠大致減小對應之接觸區之大小以及連接至此接觸區之對應之接觸元件之大小和/或數目，轉而導致電子熔絲之整體尺寸減小。

本文中揭示之一個例示之方法係關於形成積體電路之電子熔絲。該方法包括在積體電路之基板上方所形成之絕緣材料上形成電極材料。再者，該方法包括從該電極材料形成該電子熔絲之第一接觸區、第二接觸區、和熔絲區域，其中該熔絲區域連接至該第一和第二接觸區；以及包括至少一個用來產生增加電流密度之區帶之非線性部分。再者，該方法包括於該積體電路之接點層中形成接觸元件，其中該接觸元件連接至該電子熔絲之該第一和第二接觸區。

本文中揭示之另一個例示之方法係關於設計半導體裝置之電子熔絲。該方法包括設置電子熔絲之第一接觸區和第二接觸區，以及使用熔絲區域之複數個線性部分。該方法復包括結合複數個線性部分以形成至少一個具有非線性組構之連接區域，以定義增加電流密度之區帶。

本文中揭示之一個例示之半導體裝置包括形成在半導體裝置層中和其上方之複數個電路元件。而且，該半導體裝置包括形成在絕緣材料上之電子熔絲，其中該電子熔絲包括第一接觸區、第二接觸區、和包含至少一個非線性部分之熔絲區域，該非線性部分定義增加電流密度之區帶。而且，該半導體裝置包括形成在半導體層上方之接點層，並且包括連接至該複數個電路元件和連接至該電子熔絲之第一和第二接觸區之複數個接觸元件。此外，該裝置包括形成在接點層上方之金屬化系統。

以下將說明本發明之各種範例實施例。為求簡明，本說明書並未說明實際實作之所有特點。當然應了解在發展任何此種實際實施例中，須作多個實作特定之決定以達到開發者特定的目標，譬如符合系統相關以及商業相關之限制，該些限制將隨著各個實作而變化。另外，將了解到，雖然該發展努力可能複雜且費時，但是在了解本發明之揭露內容後熟悉該項技藝者所作的努力僅為例行工作。

現將參考附圖來說明本發明。各種結構、系統和裝置以示意方式繪示於各圖式中僅為了說明之目的，以便不會被熟習此項技術者已熟知之細節模糊了本發明內容。不過，附圖卻包括說明與解釋本揭示發明用來說明的實例。應以熟悉該項技藝者所認定之意義來了解本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之義意時，本說明書將會直接且明確的提供其定義。

一般而言，本揭示係提供下述之半導體裝置、佈局和製造技術，其中，電子熔絲即使對於高度關鍵之尺寸(譬如熔絲區域之寬度約50nm及更小)亦可以提供提升之可靠度，同時提供減小電子熔絲之整體尺寸之可能性。為了此目的，可以於實際熔絲區域設置增加電流密度之一個或多個區帶，由此局部增加於這些區帶之電遷移效應，而當使用金屬物種以及經摻雜之半導體材料來形成電子熔絲時，並可能結合摻質物種之耗盡效果。於一些例示實施例中，可以藉由結合具有特定關鍵寬度之線性片段或者部分而獲得增加電流密度之區帶，而使得至少一個連接區域係設置成於程式化事件期間提供增加之電流密度。舉例而言，可以連接各自的線性片段或者部分以便形成大約90度之角度，使得可以在施加程式化脈波於電子熔絲後局部地產生某種程度之電流群集(current crowding)。結果，電流群集和因此增加之電流密度可導致局部電流密度增加，其接著可導致電子熔絲之整體導電率之更顯著之改變。

參照第2a至2n圖，現在將更詳細說明其他的例示實施例，於各圖中如果適合的話亦可以使用第1a至1b圖中之元件符號。

第2a圖示意地顯示半導體裝置250之上視圖，該半導體裝置250可以包括基於複數個電路元件(譬如電晶體261、262等)所形成之電路部分260。應該了解到，電路部分260可以表示複雜電路之任何部分(譬如數位電路部分等)，該電路部分可能或者可能沒有功能上連接至電子熔絲200。也就是說，如前面所說明者，為了於任何適當的時間點用來偵測電子熔絲200之狀態和用來程式化該電子熔絲200，可能需要例如邏輯閘等形式之對應電路，該對應電路可以表示電路部分260之一部分。電子熔絲200可以包括第一接觸區201和第二接觸區202以及熔絲區域203，該熔絲區域203可以表示可以根據電遷移、摻雜劑耗盡(dopant depletion)等產生導電率改變之區域，亦如前面之說明。當根據適當的程式化電壓啟動電子熔絲200時，區域203可以包括一個或多個增加電流密度之部分或區帶。於某些例示實施例中，熔絲區域203可以包括一個或多個例如由角落203C所表示之非線性部分，其可以藉由使用複數個線性部分203K、203L、203M、203N而獲得，可以連接該等線性部分以便定義連接至接觸區202之“叉狀”組構。

第2b圖示意地顯示依照另一個例示實施例之電子熔絲200之上視圖，於該實施例中可以根據二個線性部分203K、203L設置單一部分203C，可以連接該二個線性部分203K、203L以定義區域203C，造成在施加程式化電壓後之增加電流密度之區帶203A。因此，由於設置熔絲區域203之非線性組構，電子熔絲200之電性能相較於習知的電子熔絲200(第1a和1b圖)會明顯不同，其中，該熔絲區域203之非線性組構可以因此包含造成在程式化電子熔絲200後之增加電流密度之區帶203A的至少一個部分203C。

可以根據廣為接受之製程技術而形成半導體裝置250，如亦參照半導體裝置150說明者，然而其中，於裝置250之設計階段期間，熔絲區域203之非線性組構係列入考慮。於是，於設計電子熔絲200期間，亦可以考慮例如藉由減小第一和第二接觸區201、202之側向尺寸和減小連接於該第一和第二接觸區201、202之對應接觸元件之數目和/或尺寸而提升施加程式化脈衝之效率，因為所需程式化電流之大小可以減小，藉此提供能降低連接至電子熔絲200之任何導電線之驅動電流能力的可能性。因此，在設計半導體裝置250之後，可以根據用於所考慮之技術之對應的關鍵尺寸來定義電子熔絲200，同時各熔絲200可以耗用較少之晶粒面積，藉此相較於除上述者外為相同技術標準的習知裝置150，裝置250能明顯地節省空間。因此，於用來形成裝置250之製造順序期間，可以應用適當的製程技術，如前面所說明者，同時額外的晶粒面積可以使用於額外的電路、測試結構等等。

第2c至2f圖示意地顯示依照另一個例示實施例之電子熔絲200之進一步設計或者實際實作之上視圖。

第2c圖示意地顯示電子熔絲200，其中包括三個線性部分203K、203L和203M之“鏈路組構(chain configuration)”係設置並且連接成使得得以定義增加電流密度之二個部分203C。也就是說，線性部分203K和203L係經連接成形成約90度之角度，並且部分203L和203M係經連接成形成約90度之角度，然而相較於線性部分203K、203L為相反“方向”。再者，於所示實施例中，線性部分203K、203M之長度可以明顯大於部分203L之長度，而使得對應部分203C可以設置成彼此緊密接近，由此更進一步提升整體電流群集效應，如由箭號206所表示。

第2d、2e和2f圖示意地顯示於第2c圖中所示組構之各種變化，其中，例如，對應部分203L之長度增加。舉例而言，若希望區域203有特定總長度，同時不會過度增加接觸區201、202之間之距離，則可以依照設計需求而適當地選擇部分203K、203L、203M之個別長度，同時仍然設置二個部分203C，而在程式化該電子熔絲200之後提供所希望之電流群集。

第2g圖示意地顯示電子熔絲200之佈局或者實際實作之上視圖，其中可以根據線性部分203K、203L、203M、203N之“鏈狀組構”而設置增加電流密度之三個部分203C。於此情況，亦將二個經連接之線性部分連接成使得對應之連接區域203C定義約90度之角度。

第2h圖示意地顯示電子熔絲200之上視圖，其中可以藉由使用以線性部分203L、203M、203N形成之“U形回轉”組構並依照90度角連接線性部分203K與部分203L而結合額外的彎角組構，而將三個連接部分203C設置於側向受限制的區域。於是，可以在產生多於一個之連接部分203C時提供高度彈性，其中在選擇對應之接觸區201、202之位置上亦可以有高度設計彈性，藉此亦提供藉由有效的非線性組構之熔絲區域203來獲得適當的節省面積之優點的可能性。

第2j至2l圖示意地顯示依照另外的例示實施例之電子熔絲200之佈局或者實際實作之上視圖，於該等實施例中提供了關於接觸區201、202和熔絲區域203之基本組構，然而其中，為了提供連接部分203C以定義增加電流密度之對應區帶，於熔絲區域203中設置有額外的“U形回轉”。

第2j圖示意地顯示具有線性部分203K、203L之熔絲區域203，該線性部分203K、203L連接至“U形回轉”部分203U，並可以藉由部分203N之長度而實質決定該“U形回轉”部分203U之寬度。結果，由於於U形回轉203U中之部分203N之長度減小，故結合於部分203K、203L而形成之增加電流密度之各部分203C可以定位於彼此緊密接近之處，藉此在程式化熔絲200時能以高效率獲得電遷移效應。

第2k和2l圖示意地顯示依照範例實施例之電子熔絲200，於此實施例中視整體設計準則而定，可以增加於U形回轉203U中之部分203N之對應長度。

第2m圖示意地顯示依照又另一個例示實施例之電子熔絲200之上視圖，於此實施例中為了增加連接部分203C之數目，同時亦以有效利用空間的方式增加熔絲區域203之全部長度，而可以串聯連接複數個U形回轉203U。因此，除了增加整體的電遷移效應，藉此提升熔絲200之“靈敏度”之外，因為沿著熔絲區域203之整個長度相較於減少之總長度可以獲得明顯較高之導電率劣化，故亦可以增加非程式化狀態與程式化狀態之間之差異。再者，可以增加接觸區201、202中的接觸電阻之相關於熔絲區域203之“橋接電阻”之間之關係，而不會過度造成熔絲200之整體空間消耗。

第2n圖示意地顯示半導體裝置250中例如對應於如第2j圖中所示組構之電子熔絲200之實際實作之剖面圖。如圖所示，半導體裝置250可以包括譬如半導體基板、絕緣體上覆矽(SOI)基板等之基板251。再者，可以例如根據適當的半導體層而設置裝置層252，該半導體層根據整體電路組構可以包括隔離區域。舉例而言，電子熔絲200可以定位於對應之隔離區域之上，該隔離區域可以形成在對應之半導體層中，而於其他的情況中，熔絲200之一部分或者整個熔絲200可以形成在半導體材料之上。而且，裝置250可以包括電子熔絲200、接觸區201、202，該接觸區201、202可以藉由接點層220而連接至金屬化系統230。接點層220可以包括例如結合了蝕刻終止材料223之介電材料222，於該接點層220設置有分別連接至接觸區201之接觸元件221，和連接至接觸區202之另一個接觸元件。

可以根據廣為接受之製造技術形成半導體裝置250，然而其中，可以根據如上述之原理完成電子熔絲200之基本設計。因此，電子熔絲200之各種組件可以根據裝置層之對應的設計規則和所考慮之技術而與其他的電路元件(譬如電晶體等)一起形成。舉例而言，電子熔絲200可以與複雜的電晶體元件(譬如第2a圖之電晶體261、262)之閘極電極一起形成，其中可以根據多晶矽材料結合金屬矽化物而形成該閘極電極，藉此於電子熔絲200中對應之多晶矽材料207上形成金屬矽化物204。然而，相較於習知組構(如前面參照裝置100所說明者)，由於區域203對電遷移效應之靈敏度的增加和可能由於區域203的摻雜劑耗盡，對於給定範圍之程式化電壓而言，相較於習知裝置，區域203對於任何製程相關的變動較不敏感。也就是說，對於給定的程式化電壓和任何製程相關之變動而言，可以根據包含一個或者多個增加電流密度之熔絲區域203而獲得能可靠地偵測之高阻抗狀態。

於其他例示實施例中，可以根據精密之材料(譬如用於閘極絕緣層之高k介電材料結合含金屬之閘極電極材料)形成精密之電晶體之閘極電極。於此情況，因為可以根據如上述之熔絲區域203達成增加之電遷移靈敏度，故亦可以使用對應之製造順序提供該電子熔絲200。舉例而言，可以沉積具有增加之介電係數(例如，具有10.0介電常數和明顯較高者)之閘極介電材料，接著沉積適當之精密之閘極介電材料。於是，亦可以設置對應之絕緣材料253於區域203中，接著設置含金屬閘極電極材料。舉例而言，其表示包含金屬之材料的材料204可以完全向下延伸至絕緣層253。因此，可以根據精密的製造技術而不會添加額外的製程複雜度來形成電子熔絲200，同時於熔絲200之程式化期間仍然可以達成對於期望的電遷移效應之高度靈敏度。

第2i圖示意地顯示用以獲得“U狀”組構的電子熔絲200。也就是說，串聯連接三個線性部分203K、203L、203M以便定義指向相同方向約90度之二個角度，而使得對應之電流在程式化電子熔絲200時可以於部分203K、203L、203M中逆向平行(anti-parallel)。

結果，本揭示提供用來形成對於電遷移效應可以表現增加之靈敏度之電子熔絲之技術、佈局和方法，由此使得可以使用較廣範圍之程式化電壓，同時亦減少對於製程相關之變化之靈敏度。再者，因為可以減小對應之接觸元件之尺寸和數量，因此可以減少電子熔絲之整體空間消耗。

以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。例如，以上所提出之製程步驟可以不同順序執行。再者，除了以下附加之申請專利範圍所敘述者之外，在此所示之架構或設計細節並非意欲限制。因此，很明顯的是，可在本發明之精神和範疇內改變或修改以上所揭示之特定實施例及所思及之所有此等變化。由此，本發明所要求保護者係如附加之申請專利範圍所提出者。

100、200‧‧‧電子熔絲

101、201‧‧‧第一接觸區

102、202‧‧‧第二接觸區

103‧‧‧中間區域(導電線)

103L‧‧‧長度

103W‧‧‧寬度

104、204‧‧‧金屬矽化物

105‧‧‧側壁間隔件

120、220‧‧‧接點層

121‧‧‧接觸元件

122、222‧‧‧介電材料

123、223‧‧‧蝕刻終止材料

150、250‧‧‧半導體裝置

151、251‧‧‧基板

152‧‧‧層

153‧‧‧絕緣材料

160、260‧‧‧電路部分

203‧‧‧熔絲區域

203A‧‧‧區帶

203C‧‧‧角落(區域)(部分)

203K、203L、203M、203N‧‧‧線性部分

203U‧‧‧“U形回轉”部分

206‧‧‧箭號

207‧‧‧多晶矽材料

221‧‧‧接觸元件

230‧‧‧金屬化系統

252‧‧‧裝置層

253‧‧‧絕緣材料(絕緣層)

261、262‧‧‧電晶體

藉由參照以上說明結合隨附圖式可了解本揭示發明，其中相同之元件符號識別相似之元件，且其中：

第1a圖示意地顯示包含電子熔絲之習知半導體裝置之上視圖；第1b圖示意地顯示如第1a圖中所示習知裝置之電子熔絲之剖面圖；第2a至2b圖示意地顯示依照例示實施例，包含電路部分和具有增加之電流密度之區帶之電子熔絲之半導體裝置部分之上視圖；第2c至2f圖示意地顯示依照另一個例示實施例包含鏈路組構之各自佈局或者實際電子熔絲之上視圖，其中複數個線性熔絲區域係經串聯連接以便獲得增加電流密度之二個或多個區帶；第2g圖示意地顯示包含根據鏈狀組構而獲得之三個增加電流密度之區帶之佈局或者實際電子熔絲；第2h圖示意地顯示例示之電子熔絲的上視圖，其中該電子熔絲之部分係設置成“U形回轉”組構於側向受限制的區域；第2i至2l圖示意地顯示依照另外的例示實施例而包含包括“U狀”組構之熔絲區域之電子熔絲之佈局或者實際實作之上視圖；第2m圖示意地顯示依照再一個例示實施例之電子熔絲之佈局或者實際實作之上視圖，其中熔絲區域可以包括複數個“U形回轉”；以及第2n圖示意地顯示依照例示實施例包含電子熔絲之半導體裝置之剖面圖。

雖然此處所揭示之標的事物容許各種修改和替代形式，然該等標的事物之特定實施例已藉由圖式中實例之方式顯示和予以詳細說明。然而，應了解到此處特定實施例之說明並不欲限制本發明於所揭示之特定形式，反之，本發明將涵蓋所有落於由所附之申請專利範圍所界定之精神和範圍內之所有的修飾、等效、和改變。

200‧‧‧電子熔絲

201‧‧‧第一接觸區

202‧‧‧第二接觸區

203‧‧‧熔絲區域

203A‧‧‧區帶

203C‧‧‧角落(區域)(部分)

203K、203L、203M、203N‧‧‧線性部分

250‧‧‧半導體裝置

260‧‧‧電路部分

261、262‧‧‧電晶體

Claims

一種形成積體電路之電子熔絲之方法，該方法包括：在該積體電路之基板上方所形成之絕緣材料上方形成電極材料；從該電極材料形成該電子熔絲之第一接觸區、第二接觸區和熔絲區域，該熔絲區域連接至該第一和第二接觸區，該熔絲區域包括至少二個用來產生增加電流密度之區帶之非線性部分，其中，該至少二個非線性部分之其中二個形成叉狀；以及於該積體電路之接點層中形成接觸元件，該接觸元件連接至該電子熔絲之該第一和第二接觸區。
如申請專利範圍第1項之方法，其中，該熔絲區域之線性部分之寬度約50nm或者更小。
如申請專利範圍第1項之方法，其中，形成該第一和第二接觸區和該熔絲區域係包括於該電極材料中形成金屬矽化物。
如申請專利範圍第2項之方法，其中，形成該第一和第二接觸區和該熔絲區域係包括於圖案化該電極材料之前將該電極材料至少部分地設置為含金屬材料。
如申請專利範圍第1項之方法，其中，該熔絲區域之該至少二個非線性部分包括二個經連接之線性部分。
如申請專利範圍第5項之方法，其中，該二個經連接之線性部分係形成為基於約90度之目標角度而彼此連接。
如申請專利範圍第1項之方法，其中，該二個或更多個非線性部分各自產生增加電流密度之各自的區帶。
如申請專利範圍第7項之方法，其中，藉由該熔絲區域之一連串連接之線性部分而形成二個或更多個非線性部分。
一種設計半導體裝置之電子熔絲之方法，該方法包括：於該半導體裝置之接點層中形成接觸元件；設置該電子熔絲之第一接觸區和第二接觸區；使用熔絲區域之複數個線性部分；以及結合該複數個線性部分以便形成至少一個具有非線性組構之連接區域，以定義增加電流密度之區帶，其中，多個線性部分之至少一些係合併以形成叉狀結構。
如申請專利範圍第9項之方法，其中，該線性部分之各者具有約50nm或者更小之設計寬度。
如申請專利範圍第9項之方法，其中，該複數個線性部分係經結合以便形成具有該非線性組構之單一連接區域。
如申請專利範圍第11項之方法，其中，以約90度之目標角度而形成該連接區域。
如申請專利範圍第12項之方法，其中，基於約90度之目標角度而形成二個或更多個連接區域。