CN101313386A - 具有较好短沟道效应控制的mos晶体管及其相应制造方法 - Google Patents
具有较好短沟道效应控制的mos晶体管及其相应制造方法 Download PDFInfo
- Publication number
- CN101313386A CN101313386A CNA2006800370784A CN200680037078A CN101313386A CN 101313386 A CN101313386 A CN 101313386A CN A2006800370784 A CNA2006800370784 A CN A2006800370784A CN 200680037078 A CN200680037078 A CN 200680037078A CN 101313386 A CN101313386 A CN 101313386A
- Authority
- CN
- China
- Prior art keywords
- grid
- mos transistor
- work function
- transistor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000000694 effects Effects 0.000 title description 17
- 239000000463 material Substances 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 22
- 229910052759 nickel Inorganic materials 0.000 description 9
- 229910005883 NiSi Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 229910019001 CoSi Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种集成电路，所述集成电路包含至少一个MOS晶体管(T)，所述MOS晶体包括栅极(GR)，所述栅极具有与栅氧化物层接触的底部。所述底部在源区和漏区之间沿所述栅极的长度具有不均匀的功函数(WFB、WFA)，在所述栅极末端的功函数的值大于在所述栅极中央的功函数的值。所述栅极在中央含有第一材料(A)，在其余部分中含有第二材料(B)。这种结构例如通过硅化实现。
Description
技术领域
本发明涉及集成电路(IC)，更具体涉及MOS晶体管中短沟道效应(SCE)的控制。
背景技术
在深亚微米CMOS器件中，由短沟道效应(SCE)和漏致势垒降低(DIBL)效应引起的阈值电压对栅极长度的依存关系在制造过程中是很严重的问题。
工业需求要求IC电路具有更高的密度并由此减小MOS晶体管的尺寸。然而，MOS晶体管的缩小导致了两个众所周知的寄生效应的出现，即，随着栅极长度的减小而出现的短沟道效应(SCE)和漏致势垒降低(DIBL)效应会使晶体管的阈值电压降低。从物理上，上述效应可以解释为：当晶体管关断时(栅极电压为零)，非常小的器件中的源/漏(S/D)区的静电影响(SCE)或在沟道区上向漏极施加的电压(DIBL)降低了沟道中电子或空穴的能量势垒，并且导致较高的关断电流。
加工引起的栅极长度的变动是造成从目标阈值发生偏移以及由此引起的期望电特性发生偏移的直接原因。通常，在以一定角度进行栅极图形化之后，通过在沟道中有意地另外植入掺杂剂，通常称为口袋(pocket)或环形(halo)植入，就可将这两个效应(SCE和DIBL)减到最小。目的是局部地，即在栅极边缘附近增加沟道掺杂。因此，有效沟道掺杂随沟道长度的减小而增加，从而阈值电压升高并由此导致与SCE和DIBL相反的效应。然而，所需的高沟道掺杂量降低了沟道中的迁移率并导致性能值较低。而且，口袋效应对掺杂剂的精确定位很敏感，掺杂剂的精确定位取决于很多因素，这些因素包括：用作植入硬掩模的栅极外形、偏移隔离物的存在、植入能量和角度，并且最终取决于制造流程和S/D活化退火的热收支(thermal budget)。
补偿SCE和DIBL效应的不同方法包括让栅极在源区和漏区之间沿栅极长度具有不均匀的功函数，对于NMOS晶体管，在栅极末端的功函数值大于在栅极中央的功函数值，对于PMOS晶体管，在栅极末端的功函数的值则小于在栅极中央的功函数值。
本领域普通技术人员应当了解功函数是电子真空能级和费米(Fermi)能级之间的能量差。
由于栅极长度的降低，这种不均匀的功函数会导致NMOS器件的阈值电压的正偏移，然而对于PMOS器件这种偏移是负的。在这两种情况下，当栅极长度减小时，这种趋势与SCE和DIBL效应相反，这有助于获得阈值电压对栅极长度的期望平缓曲线。
例如，在US 6586808B1中公开了一种晶体管，这种晶体管具有包含几种不同材料的栅极，所述几种不同材料显示出不均匀的功函数。
在US 6300177B1、WO 00/77828A2、US 6251760B1或US 6696725B1中也公开了具有包含几种不同材料的栅极的晶体管。
然而，制造这样的晶体管栅极需要特定的方法步骤，其中包括沉积特定层，这使得制造方法相当复杂。
发明内容
本发明旨在解决上述问题。
根据本发明的一个方面，本发明提出了一种制造MOS晶体管的方法，所述方法包括形成栅极，所述栅极具有在诸如氧化物层的介电层上方并与所述介电层接触的底部，所述底部在源区和漏区之间沿所述栅极的长度具有不均匀的功函数；具体地，如果所述MOS晶体管是NMOS晶体管，则在所述栅极末端的所述功函数的值大于在所述栅极中央的所述功函数的值，如果所述MOS晶体管是PMOS晶体管，则在所述栅极末端的所述功函数的值小于在所述栅极中央的所述功函数的值。栅极形成阶段包括：
-在所述介电层上方形成含有栅极材料的栅区，所述栅极材料例如是半导体材料，具体是多晶硅、非晶硅、GaAS、InP或它们的混合物，
-在所述栅区的侧壁上形成绝缘隔离物，
-在所述栅区上方形成金属层，
-进行转变处理，所述转变处理包括使所述金属层与所述栅极材料反应并且选择所述金属层的厚度和所述转变处理的处理点，以使得在所述转变处理的最后，所述栅区含有位于所述栅区底部中央的中心区域中的第一材料和所述栅区其余部分中的第二材料，所述第二材料的功函数不同于所述第一材料的功函数，具体地，如果所述MOS晶体管是NMOS晶体管，则所述第二材料的功函数大于所述第一材料的功函数；如果所述MOS晶体管是PMOS晶体管，则所述第二材料的功函数小于所述第一材料的功函数。
例如，在转变处理的最后，除了位于所述栅区底部中央的部分外，所述半导体栅极材料已经全部转变为所述第二材料。换句话说，在此实施例中，除了位于所述中心区域内的部分外，所有的所述半导体栅极材料都在转变处理过程中与所述金属层反应，从而所述第一材料保持为所述半导体栅极材料。
所述转变处理优选为硅化处理。因此在这里，本发明采用晶体管制造的常用处理。
如果所述MOS晶体管是NMOS晶体管，则所述半导体栅极材料可以是N型掺杂的多晶硅；如果所述MOS晶体管是PMOS晶体管，则所述半导体栅极材料可以是P型掺杂的多晶硅，并且所述第二材料可以是中间能隙材料，具体是如NiSi的金属硅化物。
例如，栅极形成阶段由此可以包括：
-在所述氧化物层上方形成多晶硅栅区，
-在所述多晶硅栅区的侧边缘上形成绝缘隔离物，
-进行所述多晶硅栅区的硅化处理，所述硅化处理包括在所述多晶硅栅区和所述隔离物上方形成金属层，并且选择所述金属层的厚度和所述硅化处理的热处理的处理点，从而，在所述硅化处理的最后，所述栅极的底部在所述栅极的中央含有多晶硅并且在所述栅极的末端含有金属硅化物。
特别是由于在栅极边缘上出现的扩散现象，增加了所述栅极边缘相对于中央的用于硅化的金属量，这就是已知的窄线宽效应。
选择已沉积的金属层的厚度，从而避免所述多晶硅栅区的完全硅化。
本领域普通技术人员能够具体根据栅极厚度(或高度)确定所述金属层的厚度。例如，当所述金属是镍(Ni)时，所述金属层的厚度优选小于所述多晶硅栅区的厚度的1/2，并大于所述多晶硅栅区的厚度的1/4。
然而，通过调整已沉积金属厚度和处理点，采用例如钴(Co)、钛(Ti)、钼(Mo)等其它金属通过硅化可以获得相同的结果。
另一个获得不均匀功函数的可能的技术方案可以包含：通过采用如在硅化处理中所使用的那些相同的扩散原理，在所述栅极的中央具有贫金属硅化物，而在所述栅极的末端具有富金属硅化物。
根据本发明的另一个方面，本发明提出了一种包含至少一个MOS晶体管的集成电路，所述MOS晶体管包括栅极，所述栅极具有与栅介电层接触的底部，所述底部在源区和漏区之间沿所述栅极的长度具有不均匀的功函数，具体地，如果所述MOS晶体管是NMOS晶体管，则在所述栅极末端的功函数的值大于在所述栅极中央的功函数的值；如果所述MOS晶体管是PMOS晶体管，则在所述栅极末端的功函数的值小于在所述栅极中央的功函数的值。所述栅极在中心区域中含有第一材料并且在所述栅极的其余部分中含有第二材料，所述中心区域位于与所述介电层接触的所述栅极的底部中央。
根据本发明的实施例，如果所述MOS晶体管是NMOS晶体管，则所述第一材料是N型掺杂的多晶硅；如果所述MOS晶体管是PMOS晶体管，则所述第一材料是P型掺杂的多晶硅，并且所述第二材料是中间能隙材料，具体是例如NiSi或CoSi2的金属硅化物。
附图说明
通过对实施例的详细描述，将显现出本发明的其它优点和特征，所述实施例不限定本发明，在附图中：
-图1示意性地图示了根据本发明的属于集成电路的晶体管的实施例，
-图2图示了根据本发明的实施例的晶体管栅极的不同功函数，
-图3示意性地图示了与根据本发明的方法实施例相关的流程图，
-图4示意性地图示了根据本发明的属于集成电路的晶体管的另一个实施例。
具体实施方式
在图1中，集成电路CI包括MOS晶体管T，MOS晶体管T具有由浅沟槽隔离(STI)所界定的有源区。通常，MOS晶体管包含源区S、漏区D和通过栅氧化物OX与基底隔离的栅极GR。
另外，绝缘隔离物ESP设置在栅极的侧壁上。
栅极的长度用LG表示，并且也是晶体管沟道的长度。
在此实施例中，栅极的底部以及此例子中的整个栅极包含几种不同的材料。更准确地说，第一材料A位于栅极底部中央的中心区域中，并且第二材料B位于栅极的其余部分中，具体是位于栅极的末端上。
LB表示由材料B形成的栅极底部的每个部分的长度。
栅极沿栅极的长度LG具有不均匀的功函数。更准确地说，如果T是NMOS(或者PMOS)晶体管，则材料B的功函数WFB大于(或者小于)材料A的功函数WFA。
实际上重要的是，栅极的底部，即例如位于栅氧化物OX上方的栅极的第一纳米层，沿源-漏方向显示出不均匀的功函数。
如图2所示，对于NMOS晶体管，功函数WEA接近硅的导带Ec的能级，而功函数WFB接近硅的中间能隙(能隙是导带能级和价带能级之间的差值)。
如稍后详细描述的那样，材料A可以是多晶硅，对于NMOS器件为N+型，而对于PMOS器件为P+型，而材料B例如是金属硅化物，如NiSi。
对于PMOS晶体管，功函数WFA接近于硅的价带能级。
Eo是真空能级，Ef是费米能级。
对于相对2LB来说很大的LG，栅极的功函数和由此产生的晶体管的阈值电压只由中心材料A限定。
然而，如果LG变得与2LB相当，则功函数将逐渐移至中间能隙值。因此，对于减小的栅极长度，NMOS晶体管获得阈值电压的正偏移，而对于PMOS晶体管，这些偏移是负的。在这两种情况下，这种趋势与SCE和DIBL效应相反，这有助于获得阈值电压对栅极长度的期望平缓曲线。
图3公开了获得这种栅极的第一种可能的方法，所述栅极显示出这种不均匀的功函数。
首先，在步骤30中，多晶硅栅区通常在栅氧化物OX上方形成。
然后，在第一次基底掺杂从而形成漏极和源极的外延以后，通常会形成隔离物ESP(步骤31)。还对多晶硅栅区进行掺杂。
然后，将金属层沉积在整个晶片上(步骤32)，即具体是沉积在掺杂的多晶硅栅区的顶部上和隔离物ESP上。
然后，进行硅化处理(步骤33)。
选择硅化处理的几个特征点，从而，在硅化处理后所获得的栅极如图4中的例子所示并未完全硅化。
更准确地说，例如对于使用镍作为金属的硅化处理，沉积在掺杂多晶硅栅区上的金属层的厚度和多晶硅区高度之间的比例选择小于0.5，但大于0.25。
另外，第一次退火在300℃左右进行。第一次退火的精确时间取决于栅极高度和期望宽度LB，通常在1至几分钟之间。例如，对于约为20纳米的宽度LB和120纳米的栅极高度，第一次退火的时间约为10分钟。
将镍加入到栅极的硅中从而获得Ni2Si(2Ni+Si→Ni2Si)。由于存在扩散，当镍从绝缘隔离物(镍在其中不反应)向栅极扩散时，因为能够加入更多镍，所以在栅极边缘有更多镍被加入。然而，在栅极的中央，没有过多的镍可用。
在选择性地去除镍后，在350℃-450℃的温度范围内进行30秒至2分钟的第二次退火。Ni2Si转变成NiSi。在该第二次热退火之后，得到如图4所示的栅极至栅氧化物在栅极边缘的完全硅化，而掺杂的多晶硅在栅极的中央仍然不被反应。
因此，在这种硅化处理以后，栅极的底部包括含有材料A(此处为掺杂的多晶硅)的中心部PB1(图4)和以NiSi形成的侧部PB2。栅极GR的其余部分PU也由NiSi形成。
另一个实施方式包括使用Co用于栅极内的硅化物的形成。还是将金属均匀沉积在包括栅极和隔离物的晶片的上方。Co的厚度例如选自栅极高度的1/6和1/4之间。在530℃进行大约1分钟的第一次热处理(栅极高度等于120nm)的过程中，Co与Si反应形成CoSi。还是由于扩散效应，更多CoSi在栅极边缘上形成。在830℃左右进行大约1分钟的第二次热处理过程中，CoSi与其余的多晶硅反应，从而形成贫金属相CoSi2。选择Co的厚度，使得多晶硅在栅极的中央底部未被反应；因而，还是在栅极边缘，而不是在栅极中央存在中间能隙的功函数。
基于前述说明，对本领域普通技术人员显而易见的是，可以在由所附的权利要求所限定的本发明的精神和范围内对本发明作各种修改，并且本发明并不限于所提供的例子。特别是“包含”、“包括”、“结合”、“含有”、“是”、“具有”等词语并不排除除了权利要求所列出的其它元件或步骤的存在。
另外，权利要求中的附图标记并不限制权利要求的范围，而将它们插入仅为了加深对权利要求的理解。
Claims (11)
1.一种集成电路，所述集成电路包含至少一个MOS晶体管(T)，所述MOS晶体管包括栅极(GR)，所述栅极(GR)具有与栅介电层相接触的底部，所述底部在源区和漏区之间沿所述栅极的长度具有不均匀的功函数(WFB，WFA)，其特征在于，所述栅极在中心区域中包含第一材料(A)并且在所述栅极的其余部分中包含第二材料(B)，所述中心区域位于与所述介电层接触的所述栅极的底部的中央。
2.根据权利要求1所述的集成电路，其特征在于，如果所述MOS晶体管是NMOS晶体管，则在所述栅极末端的功函数的值大于在所述栅极中央的功函数的值；如果所述MOS晶体管是PMOS晶体管，则在所述栅极末端的功函数的值小于在所述栅极中央的功函数的值。
3.根据权利要求1或2所述的集成电路，其特征在于，如果所述MOS晶体管是NMOS晶体管，则所述第一材料(A)是N型掺杂的多晶硅；如果所述MOS晶体管是PMOS晶体管，则所述第一材料(A)是P型掺杂的多晶硅，并且所述第二材料(B)是中间能隙材料。
4.根据权利要求3所述的集成电路，其特征在于，所述中间能隙材料含有金属硅化物。
5.一种制造MOS晶体管的方法，所述方法包括形成栅极，所述栅极具有在介电层上方并与所述介电层接触的底部，其特征在于，栅极形成阶段包括：在所述介电层上方形成含有栅极材料的栅区(步骤30)；在所述栅区的侧壁上形成绝缘隔离物(步骤31)；在所述栅区上方形成金属层；进行转变处理，所述转变处理包括使所述金属层与所述栅极材料反应并且选择所述金属层的厚度和所述转变处理的处理点，使得在所述转变处理的最后，所述栅区含有位于所述栅区底部中央的中心区域中的第一材料和所述栅区其余部分中的第二材料，所述第二材料的功函数不同于所述第一材料的功函数。
6.根据权利要求5所述的制造MOS晶体管的方法，其特征在于，如果所述MOS晶体管是NMOS晶体管，则所述第二材料的功函数大于所述第一材料的功函数；如果所述MOS晶体管是PMOS晶体管，则所述第二材料的功函数小于所述第一材料的功函数。
7.根据权利要求5或6所述的制造MOS晶体管的方法，其特征在于，除了位于所述中心区域内的部分外，所有的所述栅极材料在所述转变处理过程中与所述金属层反应，使得所述第一材料保持为所述栅极材料。
8.根据权利要求5、6或7所述的制造MOS晶体管的方法，其特征在于，所述栅极材料是半导体栅极材料。
9.根据权利要求5～8中任一项所述的制造MOS晶体管的方法，其特征在于，所述转变处理是包括热处理的硅化处理，并且对所述转变处理的所述处理点的选择包括选择所述热处理的处理点。
10.根据权利要求9所述的制造MOS晶体管的方法，其特征在于，如果所述MOS晶体管是NMOS晶体管，则所述栅极材料是N型掺杂的多晶硅；如果所述MOS晶体管是PMOS晶体管，则所述栅极材料是P型掺杂的多晶硅，并且所述第二材料是金属硅化物。
11.根据权利要求10所述的制造MOS晶体管的方法，其特征在于，所述金属层的厚度小于多晶硅栅区的厚度的一半。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP05292650 | 2005-12-13 | ||
| EP05292650.8 | 2005-12-13 | ||
| PCT/EP2006/011792 WO2007068393A1 (en) | 2005-12-13 | 2006-12-07 | Mos transistor with better short channel effect control and corresponding manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101313386A true CN101313386A (zh) | 2008-11-26 |
| CN101313386B CN101313386B (zh) | 2010-09-08 |
Family
ID=37814037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800370784A Expired - Fee Related CN101313386B (zh) | 2005-12-13 | 2006-12-07 | 具有较好短沟道效应控制的mos晶体管的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20100283107A1 (zh) |
| EP (1) | EP1961038A1 (zh) |
| JP (1) | JP2009519589A (zh) |
| CN (1) | CN101313386B (zh) |
| TW (1) | TW200723407A (zh) |
| WO (1) | WO2007068393A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104022035A (zh) * | 2013-02-28 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN106169418A (zh) * | 2009-01-12 | 2016-11-30 | 台湾积体电路制造股份有限公司 | 用于半导体器件的栅极堆叠的制造方法 |
| CN108122760A (zh) * | 2016-11-30 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE502393T1 (de) * | 2007-01-11 | 2011-04-15 | Stmicroeletronics Crolles 2 Sas | Verfahren zur herstellung eines transistors mit einem örtlich mit einem metall kombinierten halbleiter-gate |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| CN102427027A (zh) * | 2011-07-22 | 2012-04-25 | 上海华力微电子有限公司 | 一种改善半导体自动对准镍硅化物热稳定性的工艺方法 |
| JP2013045953A (ja) * | 2011-08-25 | 2013-03-04 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP6063757B2 (ja) * | 2012-02-03 | 2017-01-18 | 株式会社半導体エネルギー研究所 | トランジスタ及び半導体装置 |
| JP6121350B2 (ja) * | 2014-03-11 | 2017-04-26 | マイクロソフト テクノロジー ライセンシング，エルエルシー | 半導体装置及びその製造方法 |
| CN106663694B (zh) | 2014-08-19 | 2021-05-25 | 英特尔公司 | 具有横向渐变功函数的晶体管栅极金属 |
| CN114464678A (zh) | 2020-11-10 | 2022-05-10 | 联华电子股份有限公司 | 功函数金属栅极装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106072A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6218276B1 (en) * | 1997-12-22 | 2001-04-17 | Lsi Logic Corporation | Silicide encapsulation of polysilicon gate and interconnect |
| KR100273273B1 (ko) * | 1998-01-19 | 2001-02-01 | 김영환 | 반도체소자의배선,반도체소자및그제조방법 |
| TW451313B (en) * | 1999-02-08 | 2001-08-21 | United Microelectronics Corp | Manufacturing method of gate electrode sidewall silicide |
| TW426891B (en) * | 1999-03-19 | 2001-03-21 | United Microelectronics Corp | Process of salicide |
| TW495980B (en) * | 1999-06-11 | 2002-07-21 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| US6274894B1 (en) * | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
| US6069032A (en) * | 1999-08-17 | 2000-05-30 | United Silicon Incorporated | Salicide process |
| US6281086B1 (en) * | 1999-10-21 | 2001-08-28 | Advanced Micro Devices, Inc. | Semiconductor device having a low resistance gate conductor and method of fabrication the same |
| US7285829B2 (en) * | 2004-03-31 | 2007-10-23 | Intel Corporation | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
-
2006
- 2006-11-23 TW TW095143339A patent/TW200723407A/zh unknown
- 2006-12-07 EP EP06829404A patent/EP1961038A1/en not_active Withdrawn
- 2006-12-07 JP JP2008544824A patent/JP2009519589A/ja active Pending
- 2006-12-07 WO PCT/EP2006/011792 patent/WO2007068393A1/en active Application Filing
- 2006-12-07 US US12/086,561 patent/US20100283107A1/en not_active Abandoned
- 2006-12-07 CN CN2006800370784A patent/CN101313386B/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106169418A (zh) * | 2009-01-12 | 2016-11-30 | 台湾积体电路制造股份有限公司 | 用于半导体器件的栅极堆叠的制造方法 |
| CN106169418B (zh) * | 2009-01-12 | 2019-01-15 | 台湾积体电路制造股份有限公司 | 用于半导体器件的栅极堆叠的制造方法 |
| CN104022035A (zh) * | 2013-02-28 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104022035B (zh) * | 2013-02-28 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN108122760A (zh) * | 2016-11-30 | 2018-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108122760B (zh) * | 2016-11-30 | 2020-09-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1961038A1 (en) | 2008-08-27 |
| WO2007068393A1 (en) | 2007-06-21 |
| US20100283107A1 (en) | 2010-11-11 |
| TW200723407A (en) | 2007-06-16 |
| JP2009519589A (ja) | 2009-05-14 |
| CN101313386B (zh) | 2010-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101313386B (zh) | 具有较好短沟道效应控制的mos晶体管的制造方法 | |
| US8067280B2 (en) | High performance CMOS devices and methods for making same | |
| US8921174B2 (en) | Method for fabricating complementary tunneling field effect transistor based on standard CMOS IC process | |
| US7645687B2 (en) | Method to fabricate variable work function gates for FUSI devices | |
| US7176537B2 (en) | High performance CMOS with metal-gate and Schottky source/drain | |
| US6908850B2 (en) | Structure and method for silicided metal gate transistors | |
| US7838401B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN100470737C (zh) | 半导体元件的制造方法 | |
| KR100992180B1 (ko) | 반도체 소자 및 제조 방법 | |
| US8643121B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| JP2003100902A (ja) | 半導体装置の製造方法 | |
| JP2008124393A (ja) | 半導体装置の製造方法 | |
| US7179700B2 (en) | Semiconductor device with low resistance contacts | |
| US7189644B2 (en) | CMOS device integration for low external resistance | |
| KR20050064011A (ko) | 반도체 소자의 제조방법 | |
| EP1380049B1 (en) | Method for making transistors having optimized source-drain structures | |
| US20070298574A1 (en) | Method of fabricating different semiconductor device types with reduced sets of pattern levels | |
| US20080150045A1 (en) | Annealing to improve edge roughness in semiconductor technology | |
| JP5341122B2 (ja) | 半導体装置の製造方法 | |
| US20050247976A1 (en) | Notched spacer for CMOS transistors | |
| KR100483062B1 (ko) | 반도체 씨모스 로직 디바이스의 제조 방법 | |
| JPH11233646A (ja) | 半導体装置の製造方法 | |
| KR100491419B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010054161A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20081219 Address after: Holland Ian Deho Finn Applicant after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Applicant before: Koninklike Philips Electronics N. V. |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: ROYAL PHILIPS ELECTRONICS CO., LTD. Effective date: 20081219 |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100908 Termination date: 20131207 |