CN104022035B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，其中，晶体管的形成方法包括：半导体衬底表面具有栅介质薄膜、第一功函数薄膜、伪栅极薄膜和牺牲层；在牺牲层两侧的伪栅极薄膜表面形成掩膜结构；去除牺牲层，并以掩膜结构为掩膜，刻蚀伪栅极薄膜、第一功函数薄膜和栅介质薄膜，直至暴露出半导体衬底为止，形成栅介质层、第一功函数层和伪栅极层；去除部分掩膜结构并暴露出部分伪栅极层表面；之后，以剩余的掩膜结构为掩膜，刻蚀伪栅极层和第一功函数层，直至暴露出栅介质层为止；之后，去除伪栅极层和掩膜结构并形成开口；在开口的侧壁和底部表面形成第二功函数层和栅电极层，第二功函数层的功函数与第一功函数层的功函数不同。所形成的晶体管的性能改善。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，含有高K介质层和金属栅极结构的晶体管被提出。所述含有高K介质层和金属栅极结构的晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够使晶体管尺寸缩小的同时，减小漏电流的产生，并提高晶体管的性能。
现有技术具有高K介质层和金属栅的晶体管如图1所示，包括：位于半导体衬底100表面的介质层105和栅极结构（未示出），且所述栅极结构的顶部表面与所述介质层105表面齐平，所述栅极结构包括：位于半导体衬底100表面的高K栅介质层101，位于高K栅介质层101表面的功函数层102（workfunction layer），位于所述功函数层102表面的金属栅极层103，位于高K栅介质层101、功函数层102和金属栅极层103两侧的半导体衬底100表面的侧墙104；位于所述栅极结构两侧的半导体衬底100内的源区和漏区106。
其中，所述功函数层102用于调节晶体管的阈值电压；具体的，PMOS管的功函数层的功函数越高，阈值电压越高；NMOS管的功函数层的功函数越低，阈值电压越高。
然而，现有技术中，所述晶体管的沟道区自源区至漏区的阈值电压相同，使晶体管无法满足更复杂的技术需求，限制了晶体管的应用范围。
更多含有高K介质层和金属栅极结构的晶体管的相关资料请参考公开号为US2009/0309148的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，使晶体管的沟道区自源区至漏区的阈值电压不同，以满足更复杂的技术需求。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅介质薄膜，所述栅介质薄膜表面具有第一功函数薄膜，所述第一功函数薄膜表面具有伪栅极薄膜，所述伪栅极薄膜表面具有牺牲层；采用双图形工艺在所述牺牲层两侧的伪栅极薄膜表面形成掩膜结构；去除所述牺牲层，并以所述掩膜结构为掩膜，刻蚀所述伪栅极薄膜、第一功函数薄膜和栅介质薄膜，直至暴露出半导体衬底为止，形成栅介质层、第一功函数层和伪栅极层；在所述栅介质层、第一功函数层、伪栅极层和掩膜结构两侧的半导体衬底表面形成介质层；在形成介质层之后，去除部分掩膜结构并暴露出部分伪栅极层表面；在去除部分掩膜结构之后，以剩余的掩膜结构为掩膜，刻蚀所述伪栅极层和第一功函数层，直至暴露出栅介质层为止；在刻蚀所述伪栅极层和第一功函数层之后，去除所述伪栅极层和掩膜结构，以形成开口；在所述开口的侧壁和底部表面形成第二功函数层，并在所述第二功函数层表面形成填充满所述开口的栅电极层，所述第二功函数层的功函数与第一功函数层的功函数不同。
可选的，所述第二功函数层的功函数大于或小于第一功函数层的功函数，所述第一功函数层或第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧。
可选的，所述掩膜结构包括：位于伪栅极层表面的第一掩膜层、以及位于所述第一掩膜层两侧的伪栅极层表面的第二掩膜层。
可选的，所述第一掩膜层和第二掩膜层的材料不同，所述第一掩膜层或第二掩膜层的材料为氧化硅、氮化硅、氮氧化硅或氮化硼。
可选的，所述采用双图形工艺为：在所述牺牲层和伪栅极薄膜表面形成第二掩膜薄膜；采用回刻蚀工艺刻蚀所述第二掩膜薄膜，直至暴露出伪栅极薄膜和牺牲层为止，在所述牺牲层两侧形成第二掩膜层；在所述牺牲层、第二掩膜层和伪栅极薄膜表面形成第一掩膜薄膜；采用回刻蚀工艺刻蚀所述第一掩膜薄膜，直至暴露出伪栅极薄膜和牺牲层为止，在所述牺牲层和第二掩膜层两侧形成第一掩膜层；在所述牺牲层、第一掩膜层、第二掩膜层和伪栅极薄膜表面再形成第二掩膜薄膜；采用回刻蚀工艺刻蚀所述第二掩膜薄膜，直至暴露出伪栅极薄膜和牺牲层为止，在所述牺牲层、第二掩膜层和第一掩膜层两侧再形成第二掩膜层；在牺牲层两侧依次形成第二掩膜层、第一掩膜层和第二掩膜层之后，去除牺牲层。
可选的，所述第一掩膜薄膜和第二掩膜薄膜的形成工艺为原子层沉积工艺。
可选的，去除部分掩膜结构时去除第一掩膜层；在去除第一掩膜层之后，所述开口的形成工艺为：去除剩余的伪栅极层和第二掩膜层。
可选的，去除部分掩膜结构时去除第二掩膜层；在去除第一掩膜层之后，所述开口的形成工艺为：去除剩余的伪栅极层和第一掩膜层。
可选的，所述牺牲层的材料为无定形碳，去除所述牺牲层的工艺为灰化工艺。
可选的，所述栅介质薄膜、第一功函数薄膜和伪栅极薄膜的形成工艺为沉积工艺。
可选的，还包括：形成位于栅介质层和伪栅极层之间的保护层，所述保护层的材料为氮化钛或氮化钽。
可选的，在刻蚀所述伪栅极层和第一功函数层时，刻蚀直至暴露出所述保护层为止。
可选的，还包括：形成位于介质层和所述栅介质层、第一功函数层、伪栅极层、第一掩膜层和第二掩膜层之间的侧墙，所述侧墙的材料与第一掩膜层或第二掩膜层的材料不同，所述侧墙的材料为氮化硅或氮氧化硅。
可选的，还包括：形成位于栅介质层、第一功函数层和伪栅极层两侧的半导体衬底内的源区和漏区。
可选的，所述栅介质层的材料为高K介质材料，所述伪栅极层的材料为多晶硅，所述介质层的材料为氧化硅，所述栅电极层的材料为金属。
相应的，本发明还提供一种采用上述任一项方法所形成的晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅介质层；位于所述栅介质层表面的第一功函数层，所述第一功函数层位于所述栅介质层部分区域的表面；位于所述栅介质层和第一功函数层表面的第二功函数层，所述第二功函数层和第一功函数层的功函数不同；位于所述第二功函数层表面的栅电极层；位于所述栅电极层和栅介质层两侧的半导体衬底表面的介质层。
与现有技术相比，本发明的技术方案具有以下优点：
采用双图形掩膜工艺在伪栅极层表面形成掩膜结构，去除部分掩膜结构，并暴露伪栅极层表面，并以剩余的掩膜结构刻蚀所述伪栅极层和第一功函数层，直至暴露出栅介质层，经过刻蚀的第一功函数层仅位于栅介质层的部分区域表面；再于所述被暴露出的栅介质层表面形成第二功函数层；栅介质层的部分表面具有第一功函数层，而另一部分表面具有第二功函数层，且所述第二功函数层和第一功函数层的功函数不同，能够使所形成的晶体管沟道区不同区域的阈值电压不同；由于施加于栅电极层的工作电压固定，而沟道区不同区域的阈值电压不同，因此沟道区不同区域内的载流子密度不同，沟道区内载流子的分布得到调节，使所形成的晶体管能够满足更复杂的技术需求。
而且，使所述掩膜结构通过双图形工艺形成于牺牲层两侧，即能够仅通过一次光刻工艺，在仅能够精确形成一个牺牲层的尺寸范围内，形成两组尺寸精确且缩小的掩膜结构；继而使所形成的晶体管的尺寸减小，满足晶体管以半导体器件微型化、集成化的技术需求。
进一步的，所述掩膜结构包括位于伪栅极层表面的第一掩膜层、以及位于所述第一掩膜层两侧的伪栅极层表面的第二掩膜层；当去除部分掩膜结构时，能够去除第一掩膜层，则后续刻蚀后的第一功函数层位于栅介质层中间区域的表面，后续形成的第二功函数层位于栅介质层两侧区域的表面；还能够去除第二掩膜层，则后续刻蚀后的第一功函数层位于栅介质层两侧区域的表面，后续形成的第二功函数层位于栅介质层中间区域的表面。由于第一功函数层和第二功函数层的功函数不同，则所形成的晶体管沟道区中间区域和两侧区域的阈值电压不同，载流子分布不一。
进一步的，所述第一掩膜层和第二掩膜层的形成方法为：在所述伪栅极薄膜表面的牺牲层两侧依次形成第二掩膜层、第一掩膜层和第二掩膜层，且形成工艺均为沉积工艺、以及沉积工艺之后的回刻蚀工艺；通过一次光刻工艺，在仅能够精确形成一个牺牲层的尺寸范围内，形成两组尺寸精确的第一掩膜和第二掩膜层，能够使所形成的晶体管的尺寸减小。而且，所述第一掩膜层和第二掩膜层的尺寸能够通过具有高保形性的原子层沉积工艺精确控制，因此所形成的第一掩膜层和第二掩膜层在尺寸缩小的同时，还能够保持尺寸精确。
晶体管栅介质层的部分表面具有第一功函数层，而另一部分表面具有第二功函数层，且所述第二功函数层和第一功函数层的功函数不同，能够使晶体管沟道区不同区域的阈值电压不同；当晶体管工作时，沟道区不同区域内的载流子密度不同，从而达到调节沟道区内载流子的分布的目的，使所形成的晶体管能够满足更复杂的技术需求。
附图说明
图1是现有技术的具有高K介质层和金属栅的晶体管的剖面结构示意图；
图2至图9是本发明第一实施例所述的晶体管的形成过程的剖面结构示意图；
图10至图12是本发明第二实施例所述的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术具有高K介质层和金属栅的晶体管性能不佳。
经过本发明的发明人研究发现，请继续参考图1，在具有高K介质层和金属栅的晶体管中，所述功函数层102通过沉积工艺、以及所述沉积工艺之后的刻蚀工艺形成，因此自源区至漏区的功函数层102厚度均匀且材料相同；而功函数层102的功函数取决于材料和厚度，因此所述功函数层102各位置的功函数相同，使得源区和漏区106之间的沟道区的阈值电压相同。当所述具有高K介质层和金属栅的晶体管工作时，施加于金属栅极层103的栅极电压固定，由于源区和漏区106之间的沟道区的阈值电压相同，因此沟道区内的载流子均匀分布。
然而，随着技术的发展，需要晶体管沟道区的内载流子能够被调控，以满足不同的技术需求。例如，提高沟道区靠近源区和漏区部分的载流子分布密度，能够使源区和漏区向栅极层下方延伸的区域电阻降低，提高晶体管的性能。又例如，降低沟道区靠近源区和漏区部分的载流子分布密度，能够抑制源区和漏区内的掺杂离子发生扩散，提高晶体管性能。因此，根据不同的技术需求，需要对沟道区内的载流子进行不同的调控。
但是，现有技术的晶体管沟道区各部分的阈值电压相同，导致沟道区内的载流子分布均匀，无法满足调控沟道区内载流子的目的，因此，现有技术的晶体管无法满足更复杂的技术需求，应用范围受限。
经过本发明的发明人进一步研究，在伪栅极层表面形成掩膜结构；在去除部分掩膜结构，并暴露伪栅极层表面，并以剩余的掩膜结构刻蚀所述伪栅极层和第一功函数层，直至暴露出栅介质层，经过刻蚀的第一功函数层仅位于栅介质层的部分区域表面；再于所述被暴露出的栅介质层表面形成第二功函数层，能够使栅介质层的部分表面具有第一功函数层，而另一部分表面具有第二功函数层；当所述第二功函数层和第一功函数层的功函数不同时，能够使开启晶体管沟道区不同区域的阈值电压不同；由于施加于栅电极层的工作电压固定，而沟道区不同区域的阈值电压不同，因此沟道区不同区域内的载流子密度不同，从而达到调节沟道区内载流子的分布的目的，使所形成的晶体管能够满足更复杂的技术需求。
而且，使所述掩膜结构通过双图形（Double-Pattern）掩膜工艺形成于牺牲层两侧，即通过一次光刻工艺，在仅能够精确形成一个牺牲层的尺寸范围内，可以形成两组尺寸精确且缩小的掩膜结构；继而使所形成的晶体管的尺寸减小，满足晶体管以半导体器件微型化、集成化的技术需求。
所述晶体管的形成工艺简单，沟道区不同位置的阈值电压还能够通过工艺进行控制，使所形成的晶体管的性能良好。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
图2至图9是本发明的第一实施例所述的晶体管的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，在所述半导体衬底200表面形成栅介质薄膜201；在所述栅介质层薄膜201表面形成第一功函数薄膜202；在所述第一功函数薄膜202表面形成伪栅极薄膜203；在所述伪栅极薄膜203表面形成牺牲层204。
所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如砷化镓等）。
本实施例所形成的晶体管为具有高K栅介质层和金属栅极（HKMG，High-k Metal Gate）的晶体管，因此，所示栅介质薄膜201的材料为高K介质材料，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所示伪栅极薄膜203用于形成伪栅极层，所示伪栅极薄膜203的材料为多晶硅；所述第一功函数薄膜202的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧；所述第一功函数薄膜202用于形成第一功函数层，用于调节晶体管的阈值电压，以满足PMOS晶体管或NMOS晶体管的不同工艺需求；所述第一功函数薄膜202的功函数能够通过调整所述第一功函数薄膜202的材料和厚度进行精确控制，从而在后续所形成的晶体管中，位于后续形成的第一功函数层下方的沟道区的阈值电压能够被精确控制。
在本实施例中，在所述栅介质薄膜201和第一功函数薄膜202之间还形成有保护薄膜211，所述保护薄膜211的材料为氮化钽或氮化钛；所述保护薄膜211用于形成栅介质层和第一功函数层之间的保护层，用于防止后续形成晶体管的过程中，杂质经过栅介质层进入功函数层和栅电极层内，能够在后续去除伪栅极层和第一功函数层的工艺中保护栅介质层免受损伤，还能够在晶体管工作时提高隔离效果。
所述栅介质薄膜201、保护薄膜211、第一功函数薄膜202和伪栅极薄膜203的形成工艺为沉积工艺，较佳的是化学气相沉积工艺。
本实施例中，为了使所形成的晶体管的尺寸进一步缩小，采用双重图形化（Double Patterning Process）方法形成用于刻蚀伪栅极层的掩膜层；具体的，在所述伪栅极薄膜203表面形成牺牲层204，所述牺牲层204定义了后续形成的相邻两个伪栅极层之间的距离；后续在所述牺牲层204两侧采用原子层沉积工艺（ALD）和回刻蚀工艺形成掩膜层，即能够仅采用一次光刻工艺，在仅能够形成单个牺牲层204的区域范围内，形成双倍数量的掩膜层，则后续能够在仅能够形成单个牺牲层204的区域范围内形成两个伪栅极层，从而使所形成的晶体管的尺寸减小，有利于器件集成。同时，保证了采用光刻工艺形成牺牲层204的精确度，在缩小晶体管尺寸的同时，保证了所形成的晶体管的尺寸精确。
所述牺牲层204的材料为无定形碳，所述牺牲层204层的形成工艺为沉积工艺，在所述沉积工艺之后进行光刻工艺，并在所述光刻工艺之后进行刻蚀工艺。
请参考图3，采用双图形工艺在所述牺牲层204两侧的伪栅极薄膜203表面形成掩膜结构。
本实施例中，所述掩膜结构包括：位于伪栅极薄膜203表面的第一掩膜层206、以及位于所述第一掩膜层206两侧的伪栅极薄膜203表面的第二掩膜层205；所述第一掩膜层206或第二掩膜层205的材料为氧化硅、氮化硅、氮氧化硅或氮化硼；其中，所述第一掩膜层206和第二掩膜层205的材料不同，而分别位于所述第一掩膜层206两侧的第二掩膜层205的材料相同。
所述掩膜结构作为刻蚀形成伪栅极层和栅介质层的掩膜；而且，由于第一掩膜层206和第二掩膜层205的材料不同，能够采用具有选择性的刻蚀工艺去除第一掩膜层206或第二掩膜层205，并以剩余的第二掩膜层205或第一掩膜层206作为后续刻蚀部分第一功函数层的掩膜；后续再以第二功函数层覆盖栅介质层未被第一功函数层覆盖的区域，能够使栅介质层表面不同区域的功函数不同；进而，当所形成的晶体管工作时，沟道区的不同区域内的载流子密度不同，以此达到调节沟道区内载流子的分布的目的，并能够抑制短沟道效应。本实施例中，后续去除第一掩膜层206，并以第二掩膜层205为掩膜刻蚀第一功函数层。
在一实施例中，所述形成第一掩膜层206和第二掩膜层205的双图形工艺为：在所述牺牲层204和伪栅极薄膜203表面沉积第二掩膜薄膜；采用回刻蚀工艺刻蚀所述第二掩膜薄膜，直至暴露出伪栅极薄膜203和牺牲层204为止，在所述牺牲层204两侧形成第二掩膜层205；在所述牺牲层204、第二掩膜层205和伪栅极薄膜203表面沉积第一掩膜薄膜；采用回刻蚀工艺刻蚀所述第一掩膜薄膜，直至暴露出伪栅极薄膜203和牺牲层204为止，在所述牺牲层204和第二掩膜层205两侧形成第一掩膜层206；在所述牺牲层204、第一掩膜层206、第二掩膜层205和伪栅极薄膜203表面沉积第二掩膜薄膜；采用回刻蚀工艺刻蚀所述第二掩膜薄膜，直至暴露出伪栅极薄膜203和牺牲层204为止，在所述牺牲层204、第二掩膜层205和第一掩膜层206两侧再形成第二掩膜层205。其中，所述第一掩膜薄膜和第二掩膜薄膜的形成工艺为原子层沉积工艺，所述原子层沉积工艺具有高保型性，而且所形成的第一掩膜薄膜和第二掩膜薄膜厚度能够精确控制，且厚度较薄。
需要说明的是，由于所述第二掩膜层205作为后续刻蚀第一功函数层的掩膜，因此所述第二掩膜层205的宽度，以及所述第一掩膜层206和第二掩膜层205的宽度比例决定了后续刻蚀第一功函数层的尺寸及位置，进而决定了沟道区内的载流子的分布情况；因此，所述第一掩膜层206和第二掩膜层205的宽度应根据具体工艺需求而定。而且，所述第一掩膜层206和第二掩膜层205宽度由所形成的第一掩膜薄膜和第二掩膜薄膜的厚度决定，而所述第一掩膜层206、第二掩膜层205和第二掩膜层205宽度能够通过控制原子层沉积工艺进行调整，以满足具体的技术需求。
此外，在本实施例中，所述牺牲层204采用光刻和刻蚀工艺形成，而位于所述牺牲层204两侧的第二掩膜层205、第一掩膜层206和第二掩膜层205的形成工艺为原子层沉积工艺和回刻蚀工艺；因此，在保证光刻工艺精确度的情况下，能够在仅形成单个牺牲层204的区域范围内，形成两组第一掩膜层206、以及位于其两侧的第二掩膜层205；以所述第一掩膜层206和第二掩膜层205作为刻蚀形成伪栅极层的掩膜，能够使最终所形成的晶体管的尺寸减小；而且，所述牺牲层204、第一掩膜层206和第二掩膜层205的尺寸均能够通过原子层沉积工艺精确控制，因此所形成的晶体管在缩小尺寸的情况下还能够保持尺寸精确。
请参考图4，在形成第二掩膜层205和第一掩膜层206之后，去除所述牺牲层204（如图3所示）；在去除所述牺牲层204之后，以所述掩膜结构为掩膜，刻蚀所述伪栅极薄膜203、第一功函数薄膜202和栅介质薄膜201（如图3所示），直至暴露出半导体衬底200为止，形成位于半导体衬底200表面的栅介质层201a、位于所述栅介质层201a表面的第一功函数层202a、以及位于所述第一功函数层202a表面的伪栅极层203a。
在本实施例中，由于所述栅介质薄膜201和第一功函数薄膜之间还具有保护薄膜211，因此，所述刻蚀工艺还刻蚀所述保护薄膜211，形成位于栅介质层201a和第一功函数层202a之间的保护层211a。
由于所述牺牲层204的材料为无定形碳，因此去除所述牺牲层204的工艺为灰化工艺，所述灰化工艺的气体为氧气；采用灰化工艺去除所述牺牲层204不会对所述第一掩膜层206和第二掩膜层205造成损伤。
所述刻蚀工艺为各向异性的干法刻蚀工艺，能够形成侧壁相对于半导体衬底垂直的栅介质层201a、保护层211a、第一功函数层202a和伪栅极层203a；其中，所述伪栅极层203a定义了后续形成的栅电极层的位置及形状；所述各向异性的干法刻蚀工艺以第一掩膜层206及其两侧的第二掩膜层205为掩膜，在本实施例中，由于所述第一掩膜层206和第二掩膜层205采用沉积和回刻蚀工艺形成于牺牲层204两侧，因此能够在形成单个牺牲层204的区域范围内形成两组第一掩膜层206及其两侧的第二掩膜层205，从而使所述第一掩膜层206及其两侧的第二掩膜层205的尺寸缩小，同时不影响所述第一掩膜层206和第二掩膜层205的精确度；进而，刻蚀后的栅介质层201a、保护层211a、第一功函数层202a和伪栅极层203a尺寸缩小而且精确度得到保证。
请参考图5，在所述栅介质层201a、第一功函数层202a、伪栅极层203a和掩膜结构两侧的半导体衬底200表面形成介质层207。
在本实施例中，在形成介质层207之前，在所述栅介质层201a、第一功函数层202a、伪栅极层203a、第一掩膜层206和第二掩膜层205两侧的半导体衬底200表面形成侧墙212；所述侧墙212的材料为氮化硅或氮氧化硅，且所述侧墙212的材料与第一掩膜层206或第二掩膜层205不同；所述侧墙212用于定义形成于伪栅极层203a两侧的源区和漏区（未示出）的位置；所述侧墙212的形成工艺为：在半导体衬底200、伪栅极层203a、第一掩膜层206和第二掩膜层205表面沉积侧墙薄膜；采用回刻蚀工艺刻蚀所述侧墙薄膜，直至暴露出半导体衬底200、第一掩膜层206和第二掩膜层205的表面为止；在形成侧墙212之后，以所述侧墙212、第一掩膜层206和第二掩膜层205为掩膜，采用离子注入工艺在所述伪栅极层203a和侧墙212两侧的半导体衬底200内形成源区和漏区，并采用热退火工艺激活所述源区和漏区。
在形成所述侧墙212、源区和漏区之后，形成所述介质层207，所述介质层207的材料为氧化硅，用于隔离相邻的半导体器件，并保留伪栅极层203a的形状和位置，以便后续去除伪栅极层203a之后，能够在所述介质层207内形成用于形成栅电极层的开口；所述介质层207的形成工艺为：在半导体衬底200、侧墙212、第一掩膜层206和第二掩膜层205表面沉积介质薄膜；采用抛光工艺，尤其是化学机械抛光工艺去除高于第一掩膜层206和第二掩膜层205表面的介质薄膜，形成介质层207。
请参考图6，在形成介质层207之后，去除部分掩膜结构并暴露出部分伪栅极层203a表面；本实施例中，去除所述第一掩膜层206（如图5所示）。
由于第一掩膜层206和第二掩膜层205的材料不同，因此在刻蚀工艺中，所述第一掩膜层206与第二掩膜层205之间具有刻蚀选择性；本实施例中，去除第一掩膜层206的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺能够保证被保留的第二掩膜层205的表面形貌良好，从而保证后续刻蚀伪栅极层203a和第一功函数层202a的尺寸精确。
在去除第一掩膜层206之后，所述第二掩膜层205被保留，因此后续以第二掩膜层205为掩膜进行的刻蚀工艺能够去除第一功函数层202a的中间区域，并保留第一功函数层202a的两侧区域；后续在被刻蚀的第一功函数层202a中间的栅介质层201a表面形成第二功函数层，并控制第二功函数层与第一功函数层的功函数不同，即能够使位于栅介质层201a表面的中间区域和两侧区域的功函数不同，进而使所形成的晶体管中，自源区至漏区的沟道区中间区域和两侧区域的阈值电压不同，晶体管工作时，沟道区中间区域和两侧区域的载流子密度不同，沟道区内的载流子分布得到调节，以满足更为复杂的技术需求，提高晶体管的性能。
请参考图7，在去除第一掩膜层206之后，以剩余的第二掩膜层205为掩膜，刻蚀所述伪栅极层203a和第一功函数层202a。
所述刻蚀工艺为各向异性的干法刻蚀工艺，在刻蚀所述伪栅极层203a直至暴露出第一功函数层202a之后，继续刻蚀所述第一功函数层202a；在本实施例中，由于所述栅介质层201a和第一功函数层203a之间具有保护层211a，因此所述刻蚀所述第一功函数层202a直至暴露出所述保护层211a为止；在其他实施例中，所述栅介质层201a和第一功函数层202a之间不形成保护层，则刻蚀所述第一功函数层202a直至暴露出栅介质层201a为止。
在本实施例中，由于已去除第一掩膜层206，并保留第二掩膜层205，因此，以所述介质层207和第二掩膜层205为掩膜，刻蚀所述伪栅极层203a和第一功函数层202a的中间区域，并保留所述第一功函数层202a的两侧区域；后续在所述第一功函数层202a的中间区域的位置形成第二功函数层，并使所述第二功函数层和第一功函数层202a的功函数不同，使得所形成的晶体管的沟道区两侧和中间的阈值电压不同，以此调节沟道区内的载流子分布，以提高晶体管的性能。
请参考图8，在刻蚀所述伪栅极层203a和第一功函数层202a之后，去除剩余的伪栅极层203a（如图7所示）和第二掩膜层205（如图6所示），以形成开口208。
所述刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺，较佳的是各向同性的湿法刻蚀工艺；所述各向同性的湿法刻蚀工艺能够彻底去除剩余的伪栅极层203a和第二掩膜层205。
在本实施例中，由于栅介质层201a和第一功函数层202a之间具有保护层211a，因此所形成的开口208底部暴露出部分保护层211a的表面；在其他实施例中，所述栅介质层201a和第一功函数层202a之间不形成保护层，则所述开口底部暴露出部分栅介质层201a的表面。而且，采用各向异性的湿法刻蚀工艺去除剩余的伪栅极层203a时，对所述保护层211a或栅介质层201a的损伤较小，有利于器件的稳定。
所述开口208用于在后续工艺中，形成以金属为材料的栅电极层，从而构成具有高K栅介质层和金属栅电极层的晶体管。而且，所述开口208底部的两侧区域具有第一功函数层202a，后续在所述开口208底部的中间区域形成第二功函数层，并通过调整材料和厚度使所述第二功函数层的功函数与第一功函数层202a的功函数不同，所形成的晶体管沟道区两侧和中间区域的阈值电压不同，从而使沟道区内的载流子分布不一。
请参考图9，在所述开口208（如图8所示）的侧壁和底部表面形成第二功函数层209，并在所述第二功函数层209表面形成填充满所述开口208的栅电极层210，所述第二功函数层209的功函数与第一功函数层202a的功函数不同。
所述第二功函数层209的材料为：钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧；所述栅电极层210的材料为金属，所述金属包括：铜、钨、铝或银；所述第二功函数层209和栅电极层210的形成工艺为：在所述介质层207、所述开口208的侧壁和底部表面沉积第二功函数薄膜；在所述第二功函数薄膜表面沉积填充满所述开口208的栅电极薄膜；采用抛光工艺去除高于介质层207表面的栅电极薄膜和第二功函数薄膜。
所述第二功函数层209的功函数能够通过调整其材料和厚度进行精确控制；位于所述开口208内的第二功函数层209位于所述开口208底部的第一功函数层202a表面；而且，在本实施例中，所述开口208底部还暴露出保护层211，所述第二功函数层209还覆盖所述保护层211；在其他实施例中，所述栅介质层201a和第一功函数层202a之间不具有保护层，且所述开口208底部暴露出栅介质层201a，所述第二功函数层209覆盖所述栅介质层201a。
在本实施例中，栅介质层201a两侧区域的表面具有第一功函数层202a、和位于第一功函数层202a表面的第二功函数层209，因此位于所述栅介质层201a两侧区域下方的沟道区阈值电压由所述第一功函数层202a及其表面的第二功函数层209共同调控；同时，栅介质层201a中间区域的表面具有第二功函数层209，因此位于所述栅介质层201a中间区域下方的沟道区阈值电压由所述第二功函数层209调控。而且，由于所述第一功函数层202a和第二功函数层209的功函数不同，因此沟道区中间区域和两侧区域的阈值电压不同，沟道区内的载流子分布得以调节，满足更复杂的技术需求，提高晶体管的性能。而第一功函数层202a和第二功函数层209的功函数均能够通过材料和厚度进行调整，因此沟道区中间区域和两侧区域的阈值电压均能够被精确控制。
具体的，对于PMOS晶体管的功函数层，其功函数越低，所述PMOS晶体管的阈值电压越低；因此，使功函数层两侧区域的功函数高于中间区域的功函数时，能够使开启沟道区两侧区域的阈值电压高于中间区域的阈值电压；使功函数层两侧区域的功函数低于中间区域的功函数时，能够使开启沟道区两侧区域的阈值电压低于中间区域的阈值电压。对于NMOS晶体管的功函数层，其功函数越高，所述NMOS晶体管的阈值电压越低；因此，使功函数层两侧区域的功函数高于中间区域的功函数，能够使开启沟道区两侧区域的阈值电压低于中间区域的阈值电压；使功函数层两侧区域的功函数低于中间区域的功函数，能够使开启沟道区两侧区域的阈值电压高于中间区域的阈值电压。而沟道区不同位置的阈值电压不同，能够使沟道区内的载流子分布不同，阈值电压越低，沟道区内的载流子密度越高。
因此在本实例中，通过调整材料和厚度，使第一功函数层202a和第二功函数层209分别具有技术所需的功函数，继而能够使沟道区的中间区域和两侧区域分别具有技术所需的不同阈值电压，以满足更复杂的技术需求，改善晶体管的性能。
本实施例中，在开口底部的中间区域或两侧区域形成第一功函数层，在所述开口底部的中间区域形成第二功函数层，且所述第一功函数层和第二功函数层的功函数不同；所述开口内形成栅电极层，则沟道区的中间区域和两侧区域的阈值电压不同；当晶体管工作时，由于开启沟道区中间区域和两侧区域的阈值电压不同，使沟道区的中间区域和两侧区域内的载流子密度不同，沟道区内载流子的分布得到调节的目的，以此能够抑制短沟道效应等引起晶体管性能不良的问题，提高晶体管的性能，满足更多样的工艺需求。而且，所述晶体管的形成工艺简单，沟道区内的阈值电压容易通过工艺进行控制，所形成的晶体管的性能良好。
相应的，本发明的第一实施例还提供一种晶体管的结构，请继续参考图9，包括：半导体衬底200；位于所述半导体衬底200表面的栅介质层201a；位于所述栅介质层201a表面的第一功函数层202a，所述第一功函数层202a位于所述栅介质层201a两侧区域的表面；位于所述栅介质层201a和第一功函数层202a表面的第二功函数层209，所述第二功函数层206和第一功函数层202a的功函数不同；位于所述第二功函数层209表面的栅电极层210；位于所述栅电极层210和栅介质层201a两侧的半导体衬底200表面的介质层207。
在本实施例中，所述栅介质层201a表面还具有保护层211a，用于隔离栅介质层201a和栅电极层210，减少杂质污染栅电极层210，并减少漏电流；而且，所述保护层211中间区域的表面具有第二功函数层209，所述保护层211两侧区域的表面具有第一功函数层202a。
所述栅介质层201a的材料为高K介质材料，所示高K介质材料包括：：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述第一功函数层202a或第二功函数层209的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧；所述栅电极层210的材料为金属，所述金属包括：铜、钨、铝或银；所述保护层211的材料为氮化钛或氮化钽。
本实施例中，栅介质层的中间区域表面具有第二功函数层，两侧区域表面具有第一功函数层，且所述第一功函数层和第二功函数层的功函数不同，开启沟道区的中间区域和两侧区域的阈值电压不同；当晶体管工作时，沟道区内的载流子分布不一，使沟道区内载流子的分布得到调节，能够抑制短沟道效应等引起晶体管性能不良的问题，提高晶体管的性能。
第二实施例
第二实施例与第一实施例的区别在于，在第一实施例图5的基础上，去除第二掩膜层，并保留第一掩膜层作为刻蚀第一功函数层的掩膜，具体如下。
在图5的基础上，请参考图10，在形成介质层207之后，去除所述第二掩膜层205（如图5所示）；在去除第二掩膜层205之后，以所述介质层207和剩余的第一掩膜层206为掩膜，刻蚀所述伪栅极层203a和第一功函数层202a。
本实施例中，去除第二掩膜层205，并保留第一掩膜层206，后续能够刻蚀去除第一功函数层202a的两侧区域，并保留第一功函数层202a的中间区域；后续形成第二功函数层后，能够使栅介质层201a中间区域和两侧区域表面的功函数不同；因此，晶体管沟道区的中间区域和两侧区域的阈值电压不同，调节了沟道区内的载流子分布，提高晶体管的性能。
所述去除第二掩膜层205的工艺为湿法刻蚀工艺；所述刻蚀伪栅极层203a和第一功函数层202a的工艺与第一实施例所述相同，在此不作赘述。
请参考图11，在刻蚀所述伪栅极层203a和第一功函数层202a之后，去除剩余的伪栅极层203a（如图10所示）、以及第一掩膜层206（如图10所示），以形成开口208。
所述去除剩余的伪栅极层203a以及第一掩膜层206的工艺与第一实施例所述相同，在此不作赘述。
请参考图12，在所述开口208（如图8所示）的侧壁和底部表面形成第二功函数层209，并在所述第二功函数层209表面形成填充满所述开口208的栅电极层210，所述第二功函数层209的功函数与第一功函数层202a的功函数不同
所述第二功函数层209和栅电极层210的材料和形成工艺与第一实施例所述相同，在此不作赘述。
在本实施例中，所述开口208底部的中间区域具有第一功函数层202a，而两侧区域具有第二功函数层209；晶体管的沟道区的两侧区域的阈值电压由所述第二功函数层209决定，而沟道区的中间区域的阈值电压由所述第一功函数层202a决定。
相应的，本发明的第二实施例还提供一种晶体管的结构，请继续参考图12，第二实施例的晶体管结构相对于第一实施例的晶体管结构区别在于：所述栅介质层201a表面具有第一功函数层202a，且所述第一功函数层202a位于所述栅介质层201a中间区域的表面；而第二功函数层位于栅介质层201a两侧区域的表面。
综上所述，采用双图形掩膜工艺在伪栅极层表面形成掩膜结构，去除部分掩膜结构，并暴露伪栅极层表面，并以剩余的掩膜结构刻蚀所述伪栅极层和第一功函数层，直至暴露出栅介质层，经过刻蚀的第一功函数层仅位于栅介质层的部分区域表面；再于所述被暴露出的栅介质层表面形成第二功函数层；栅介质层的部分表面具有第一功函数层，而另一部分表面具有第二功函数层，且所述第二功函数层和第一功函数层的功函数不同，能够使所形成的晶体管沟道区不同区域的阈值电压不同；由于施加于栅电极层的工作电压固定，而沟道区不同区域的阈值电压不同，因此沟道区不同区域内的载流子密度不同，从而达到调节沟道区内载流子的分布的目的，使所形成的晶体管能够满足更复杂的技术需求。而且，使所述掩膜结构通过双图形掩膜工艺形成于牺牲层两侧，即能够仅通过一次光刻工艺，在仅能够精确形成一个牺牲层的尺寸范围内，形成两组尺寸精确且缩小的掩膜结构；继而使所形成的晶体管的尺寸减小，满足晶体管以半导体器件微型化、集成化的技术需求。
晶体管栅介质层的部分表面具有第一功函数层，而另一部分表面具有第二功函数层，且所述第二功函数层和第一功函数层的功函数不同，能够使晶体管沟道区不同区域的阈值电压不同；当晶体管工作时，沟道区不同区域内的载流子密度不同，从而达到调节沟道区内载流子的分布的目的，使所形成的晶体管能够满足更复杂的技术需求。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有栅介质薄膜，所述栅介质薄膜表面具有第一功函数薄膜，所述第一功函数薄膜表面具有伪栅极薄膜，所述伪栅极薄膜表面具有牺牲层；
采用双图形工艺在所述牺牲层两侧的伪栅极薄膜表面形成掩膜结构；
去除所述牺牲层，并以所述掩膜结构为掩膜，刻蚀所述伪栅极薄膜、第一功函数薄膜和栅介质薄膜，直至暴露出半导体衬底为止，形成栅介质层、第一功函数层和伪栅极层；
在所述栅介质层、第一功函数层、伪栅极层和掩膜结构两侧的半导体衬底表面形成介质层；
在形成介质层之后，去除部分掩膜结构并暴露出部分伪栅极层表面；
在去除部分掩膜结构之后，以剩余的掩膜结构为掩膜，刻蚀所述伪栅极层和第一功函数层，直至暴露出栅介质层为止；
在刻蚀所述伪栅极层和第一功函数层之后，去除所述伪栅极层和掩膜结构，以形成开口；
在所述开口的侧壁和底部表面形成第二功函数层，并在所述第二功函数层表面形成填充满所述开口的栅电极层，所述第二功函数层的功函数与第一功函数层的功函数不同。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述第二功函数层的功函数大于或小于第一功函数层的功函数，所述第一功函数层或第二功函数层的材料为钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧。
3.如权利要求1所述晶体管的形成方法，其特征在于，所述掩膜结构包括：
位于伪栅极层表面的第一掩膜层、以及位于所述第一掩膜层两侧的伪栅极层表面的第二掩膜层。
4.如权利要求3所述晶体管的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料不同，所述第一掩膜层或第二掩膜层的材料为氧化硅、氮化硅、氮氧化硅或氮化硼。
5.如权利要求3所述晶体管的形成方法，其特征在于，所述双图形工艺为：
在所述牺牲层和伪栅极薄膜表面形成第二掩膜薄膜；采用回刻蚀工艺刻蚀所述第二掩膜薄膜，直至暴露出伪栅极薄膜和牺牲层为止，在所述牺牲层两侧形成第二掩膜层；在所述牺牲层、第二掩膜层和伪栅极薄膜表面形成第一掩膜薄膜；采用回刻蚀工艺刻蚀所述第一掩膜薄膜，直至暴露出伪栅极薄膜和牺牲层为止，在所述牺牲层和第二掩膜层两侧形成第一掩膜层；
在所述牺牲层、第一掩膜层、第二掩膜层和伪栅极薄膜表面再形成第二掩膜薄膜；采用回刻蚀工艺刻蚀所述第二掩膜薄膜，直至暴露出伪栅极薄膜和牺牲层为止，在所述牺牲层、第二掩膜层和第一掩膜层两侧再形成第二掩膜层；在牺牲层两侧依次形成第二掩膜层、第一掩膜层和第二掩膜层之后，去除牺牲层。
6.如权利要求5所述晶体管的形成方法，其特征在于，所述第一掩膜薄膜和第二掩膜薄膜的形成工艺为原子层沉积工艺。
7.如权利要求3所述晶体管的形成方法，其特征在于，去除部分掩膜结构时去除第一掩膜层；在去除第一掩膜层之后，所述开口的形成工艺为去除剩余的伪栅极层和第二掩膜层。
8.如权利要求3所述晶体管的形成方法，其特征在于，去除部分掩膜结构时去除第二掩膜层；在去除第一掩膜层之后，所述开口的形成工艺为：去除剩余的伪栅极层和第一掩膜层。
9.如权利要求1所述晶体管的形成方法，其特征在于，所述牺牲层的材料为无定形碳，去除所述牺牲层的工艺为灰化工艺。
10.如权利要求1所述晶体管的形成方法，其特征在于，所述栅介质薄膜、第一功函数薄膜和伪栅极薄膜的形成工艺为沉积工艺。
11.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成位于栅介质层和伪栅极层之间的保护层，所述保护层的材料为氮化钛或氮化钽。
12.如权利要求11所述晶体管的形成方法，其特征在于，在刻蚀所述伪栅极层和第一功函数层时，刻蚀直至暴露出所述保护层为止。
13.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成位于介质层和所述栅介质层、第一功函数层、伪栅极层、第一掩膜层和第二掩膜层之间的侧墙，所述侧墙的材料与第一掩膜层或第二掩膜层的材料不同，
所述侧墙的材料为氮化硅或氮氧化硅。
14.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成位于栅介质层、第一功函数层和伪栅极层两侧的半导体衬底内的源区和漏区。
15.如权利要求1所述晶体管的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述伪栅极层的材料为多晶硅，所述介质层的材料为氧化硅，所述栅电极层的材料为金属。
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