CN101312510A - 一种调制数据转换单元和调制数据转换方法 - Google Patents

Abstract

本发明公开了一种调制数据转换单元和调制数据转换方法；所述调制数据转换单元包括：并行数据处理模块，用于接收调制数据，将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送；其中N大于或等于调制数据可能出现的最大位宽；采用时钟嵌入方式的总线串联/解串器SERDES，用于接收并行数据，将其转换为串行数据输出。本发明用串行总线取代并行总线，能实现更高的数据传输率，由于并行数据改为串行后数据线和硬件减少，因此可以使调制器面积大幅度减小；由于同步所用时钟由SERDES生成，不用再根据约定来获得，更方便用户的使用。

Description

一种调制数据转换单元和调制数据转换方法

技术领域

本发明涉及通信领域，具体涉及一种调制数据转换单元和调制数据转换方法。

背景技术

在当前的数字电视调制器行业，比较常用的是采用并行数据加同步时钟的传输方式，如图1所示；一般而言，数据和时钟都采用差分LVDS信号来传输，数据可以用时钟的上升沿或者下降沿同步。

对于I(同相)Q(正交相)调制器，I和Q两路数据都采用同样的接口，比如在CMMB系统的调制器中，一路的并行数据位宽为16比特，加上一个时钟位共17比特，因此物理上IQ两路要采用IDC40的插座，占用很大的板上面积；另外，因为每一比特数据和时钟都需要一个低压差分信号LVDS的发送单元，在硬件实现上需要大量的资源，同时，也给需要大量的DAC(数字/模拟转换)板的接收单元，成本高，不容易使用；再者，是用时钟的上升沿或者下降沿同步需要约定，但在同步过程中有可能要进行变换，因此对数据传输有速度上的限制。

发明内容

本发明要解决的技术问题是提供了一种调制数据转换单元和调制数据转换方法，能降低板间互连电路的面积，提高数据传输率，降低成本，并提高输出信号的易用性。

为了解决上述问题，本发明提供了一种调制数据转换单元，包括：

并行数据处理模块，用于接收调制数据，将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送；其中N大于或等于调制数据可能出现的最大位宽；

采用时钟嵌入方式的总线串联/解串器SERDES，用于接收并行数据，将其转换为串行数据输出。

进一步的，所述并行数据处理模块将各路调制数据分别按与接收方约定的方式变换为N比特宽的并行数据是指：

并行数据处理模块对于位宽小于N的调制数据，在约定位置填充约定的固定比特得到N比特宽的并行数据；对于N比特宽的调制数据不填充。

进一步的，并行数据处理模块在约定位置填充约定的固定比特是指：

并行数据处理模块将原始调制数据放高位，对其余低位均填充0或均填充1。

进一步的，所述的调制数据转换单元还包括：

校验模块，用于接收并行数据处理模块发送的并行数据，对该并行数据进行奇校验，将得到的校验数据按照和接收方的约定添加到并行数据中的相应位置上，然后发送给SERDES。

进一步的，所述的调制数据转换单元还包括：

码形变换模块，用于接收校验模块发送的并行数据，将其转化为格雷码后发送给SERDES。

进一步的，SERDES输出的串行数据为低压差分信号LVDS。

进一步的，对于分为同相I、正交相Q两路的调制数据，所述并行数据处理模块包括：

对应于I路调制数据的第一并行数据处理模块，和对应于Q路调制数据的第二并行数据处理模块；

所述第一、第二并行数据处理模块分别用于接收I路、Q路调制数据，以及将各时钟周期所接收的调制按照与接收方约定的方式变换为N比特宽的并行数据；

所述第一、第二并行数据处理模块还用于对变换为N比特宽后的并行数据分别增加用于指示本路数据为I路或Q路的指示数据。

进一步的，所述的调制数据转换单元还包括：

分别对应于I路、Q路调制数据的第一、第二校验模块和/或第一、第二码形变换模块；

所述第一、第二校验模块分别用于接收第一、第二并行数据处理模块发送的并行数据，对所接收的并行数据进行奇校验，将得到的校验数据按照和接收方的约定添加到并行数据中的相应位置上后发送；

所述第一、第二码形变换模块分别用于接收第一、第二校验模块或第一、第二并行数据处理模块发送的并行数据，将所接收的并行数据转化为格雷码后发送给SERDES。

进一步的，所述第一、第二并行数据处理模块增加用于指示本路数据为I路或Q路的指示数据是指：

第一、第二并行数据处理模块在并行数据最低位之后增加一位数据，按照与接收方的约定，第一、第二并行数据处理模块中的一个增加的数据为1，另一个增加的数据为0。

进一步的，调制数据转换单元采用现场可编程门阵列FPGA实现。

本发明还提供了一种调制数据转换方法，包括：

将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送给采用时钟嵌入方式的总线串联/解串器SERDES；SERDES将并行数据转换为一路串行数据输出；其中N大于或等于调制数据可能出现的最大位宽。

进一步的，将各路调制数据分别按与接收方约定的方式变换为N比特宽的并行数据是指：

对于位宽小于N的调制数据，在约定位置填充约定的固定比特得到N比特宽的并行数据；对于N比特宽的调制数据不进行填充。

进一步的，在约定位置填充约定的固定比特是指：

将原始调制数据放高位，对其余低位均填充0或均填充1。

进一步的，所述的调制数据转换方法还包括：

在发送并行数据给SERDES前，对并行数据进行奇校验，并将得到的校验数据按照约定添加到并行数据中的相应位置上。

进一步的，所述的调制数据转换方法还包括：

在发送并行数据给SERDES前将并行数据转化为格雷码。

进一步的，SERDES输出的串行数据为低压差分信号LVDS。

进一步的，对于分为同相I、正交相Q两路的调制数据，将各次收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据是指：

将接收的I、Q两路调制数据分别按照与接收方约定的方式变换为N比特宽的并行数据；

还包括：对变换为N比特宽后的I、Q两路并行数据分别增加用于指示本路数据为I路或Q路的指示数据。

进一步的，所述的调制数据转换方法还包括：

在发送并行数据给SERDES前，对增加指示数据后的I、Q两路并行数据分别进行奇校验，并将得到的校验数据按照约定分别添加到并行数据中的相应位置上；然后将I、Q两路并行数据分别转化为格雷码。

进一步的，增加用于指示本路数据为I路或Q路的指示数据是指：

在并行数据最低位之后增加一位数据，按照与接收方的约定，I、Q两路并行数据中一路增加的数据为1，另一路为0。

进一步的，采用现场可编程门阵列FPGA实现。

本发明用串行总线取代并行总线，能实现更高的数据传输率，由于并行数据改为串行后数据线和硬件减少，因此可以使调制器面积大幅度减小；由于同步所用时钟由SERDES生成，不用再根据约定来获得，更方便用户的使用。本发明的优化方案还提出了增加校验位的方案，是数据可靠性更强。本发明的优化方案还提出对并行数据采用非权重的格雷码进行传输，使数据中各比特的翻转概率平均。本发明的优化方案还提出采用现场可编程门阵列FPGA实现，能大幅度减少器件使用的资源简化IQ输出电路的复杂性，降低成本。

附图说明

图1为现有技术中调制器中并行数据传输的示意图；

图2为本发明提供的调制数据转换单元的具体实施框图。

具体实施方式

下面将结合附图及实施例对本发明的技术方案进行更详细的说明。

本发明提供了一种调制数据转换单元，包括：并行数据处理模块，和采用时钟嵌入方式的总线串联/解串器SERDES；

所述并行数据处理模块用于接收调制数据，将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送；其中N大于或等于调制数据可能出现的最大位宽；

所述SERDES用于接收并行数据，将其转换为串行数据输出。

其中，SERDES输出的串行数据为LVDS信号。

其中，N可以取为等于调制数据可能出现的最大位宽；所述并行数据处理模块将各路调制数据分别按与接收方约定的方式变换为N比特宽的并行数据可以是指：并行数据处理模块对于位宽小于N的调制数据，在约定位置填充约定的固定比特得到N比特宽的并行数据，比如将原始调制数据放高位，对其余低位均填充0或均填充1；对于N比特宽的调制数据不进行填充。

其中，所述调制数据转换单元还可以包括校验模块，用于接收并行数据处理模块发送的并行数据，对该并行数据进行奇校验，将得到的校验数据按照和接收方的约定添加到并行数据中的相应位置上，然后发送给SERDES；可以但不限于将校验数据置于并行数据的最低位之后；实际应用时也可以采用偶校验。

其中，所述调制数据转换单元还可以包括码形变换模块，用于接收校验模块发送的并行数据，将其转化为格雷码后发送给SERDES。

其中，对于分为I(同相)、Q(正交相)两路的调制数据，所述并行数据处理模块包括对应于I路调制数据的第一并行数据处理模块，和对应于Q路调制数据的第二并行数据处理模块；所述第一、第二并行数据处理模块分别用于接收I路、Q路调制数据，以及将各时钟周期所接收的调制按照与接收方约定的方式变换为N比特宽的并行数据。

相应的，所述SERDES将I、Q两路并行数据各自转换成串行数据输出。所述调制数据转换单元也可以包括分别对应于I、Q两路并行数据的第一、第二校验模块和/或第一、第二码形变换模块，所述第一、第二校验模块分别用于接收第一、第二并行数据处理模块发送的并行数据，对所接收的并行数据进行奇校验，将得到的校验数据按照和接收方的约定添加到并行数据中的相应位置上后分别发送给第一、第二码形变换模块或SERDES(当调制数据转换单元不包括第一、第二码形变换模块时)；所述第一、第二码形变换模块分别用于接收第一、第二校验模块或第一、第二并行数据处理模块(当调制数据转换单元不包括第一、第二校验模块时)发送的并行数据，将所接收的并行数据转化为格雷码后发送给SERDES。一种针对I、Q两路的调制数据，包括校验模块和码形变换模块的调制数据转换单元的具体实施框图如图2所示。

其中，所述第一、第二并行数据处理模块还可以用于对变换为N比特宽后的并行数据分别增加用于指示本路数据为I路或Q路的指示数据。

其中，所述第一、第二并行数据处理模块增加用于指示本路数据为I路或Q路的指示数据可以是指：第一、第二并行数据处理模块在并行数据最低位之后增加一位数据，按照与接收方的约定，第一、第二并行数据处理模块中的一个增加的数据为1，另一个增加的数据为0。实际应用中，并不限于将该指示数据加在最低位，只要加在发送方和接收方约定的位置即可；而且也不排除增加一位以上的数据来指示为I路或Q路的情况。

对于CMMB系统，N可以为16，当采用IQ调制器并且对并行数据校验时，如果指示数据和校验位各为一比特，则发送到SERDES的并行数据位宽为18比特。

该调制数据转换单元可以但不限于采用FPGA实现。

该调制数据转换单元可以集成在调制器中，也可以独立放在调制器外。

本发明还提供了一种调制数据转换方法，包括：

将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送给采用时钟嵌入方式的总线串联/解串器SERDES；SERDES将并行数据转换为串行数据输出；其中N大于或等于调制数据可能出现的最大位宽。

其中，SERDES输出的串行数据为LVDS信号。

其中，N可以取为等于调制数据可能出现的最大位宽；将各路调制数据分别按与接收方约定的方式变换为N比特宽的并行数据可以是指：对于位宽小于N的调制数据，在约定位置填充约定的固定比特得到N比特宽的并行数据，比如将原始调制数据放高位，对其余低位均填充0或均填充1；对于N比特宽的调制数据不进行填充。

其中，在发送并行数据给SERDES前，还可以对并行数据进行奇校验，并将得到的校验数据按照约定添加到并行数据中的相应位置上；可以但不限于将校验数据置于并行数据的最低位之后；实际应用时也可以采用偶校验。

其中，在发送并行数据给SERDES前还可以将并行数据转化为格雷码。

其中，对于分为I(同相)、Q(正交相)两路的调制数据，将各次收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据是指：将接收的I、Q两路调制数据分别按照与接收方约定的方式变换为N比特宽的并行数据。

相应的，所述SERDES将I、Q两路并行数据各自形成串行数据输出。如果还包括校验和码形变换的步骤，则也是对I、Q两路并行数据分别进行相应处理，即在发送并行数据给SERDES前，对增加指示数据后的I、Q两路并行数据分别进行奇校验，并将得到的校验数据按照约定分别添加到并行数据中的相应位置上；然后将I、Q两路并行数据分别转化为格雷码。当然也可以不转化为格雷码直接发给SERDES，或是不进行校验，直接转化为格雷码。

其中，还可以对变换为N比特宽后的I、Q两路并行数据分别增加用于指示本路数据为I路或Q路的指示数据。如果要进行校验，则在增加指示数据后进行。

其中，增加用于指示本路数据为I路或Q路的指示数据可以是指：在并行数据最低位之后增加一位数据，按照与接收方的约定，I、Q两路并行数据中一路增加的数据为1，另一路增加的数据为0。实际应用中，并不限于将该指示数据加在最低位，只要加在发送方和接收方约定的位置即可；而且也不排除增加一位以上的数据来指示为I路或Q路的情况。

对于CMMB系统，N为16，当采用IQ调制器并且对并行数据校验时，如果指示数据和校验位各为一比特，则发送到SERDES的并行数据位宽为18比特。

该方法可以但不限于采用FPGA实现。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。

Claims (20)

1、一种调制数据转换单元，其特征在于，包括：

并行数据处理模块，用于接收调制数据，将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送；其中N大于或等于调制数据可能出现的最大位宽；

采用时钟嵌入方式的总线串联/解串器SERDES，用于接收并行数据，将其转换为串行数据输出。

2、如权利要求1所述的调制数据转换单元，其特征在于，所述并行数据处理模块将各路调制数据分别按与接收方约定的方式变换为N比特宽的并行数据是指：

并行数据处理模块对于位宽小于N的调制数据，在约定位置填充约定的固定比特得到N比特宽的并行数据；对于N比特宽的调制数据不填充。

3、如权利要求2所述的调制数据转换单元，其特征在于，并行数据处理模块在约定位置填充约定的固定比特是指：

并行数据处理模块将原始调制数据放高位，对其余低位均填充0或均填充1。

4、如权利要求1所述的调制数据转换单元，其特征在于，还包括：

校验模块，用于接收并行数据处理模块发送的并行数据，对该并行数据进行奇校验，将得到的校验数据按照和接收方的约定添加到并行数据中的相应位置上，然后发送给SERDES。

5、如权利要求1所述的调制数据转换单元，其特征在于，还包括：

码形变换模块，用于接收校验模块发送的并行数据，将其转化为格雷码后发送给SERDES。

6、如权利要求1到5中任一项所述的调制数据转换单元，其特征在于：

SERDES输出的串行数据为低压差分信号LVDS。

7、如权利要求1到5中任一项所述的调制数据转换单元，其特征在于，对于分为同相I、正交相Q两路的调制数据，所述并行数据处理模块包括：

对应于I路调制数据的第一并行数据处理模块，和对应于Q路调制数据的第二并行数据处理模块；

所述第一、第二并行数据处理模块分别用于接收I路、Q路调制数据，以及将各时钟周期所接收的调制按照与接收方约定的方式变换为N比特宽的并行数据；

所述第一、第二并行数据处理模块还用于对变换为N比特宽后的并行数据分别增加用于指示本路数据为I路或Q路的指示数据。

8、如权利要求7所述的调制数据转换单元，其特征在于，还包括：

分别对应于I路、Q路调制数据的第一、第二校验模块和/或第一、第二码形变换模块；

所述第一、第二校验模块分别用于接收第一、第二并行数据处理模块发送的并行数据，对所接收的并行数据进行奇校验，将得到的校验数据按照和接收方的约定添加到并行数据中的相应位置上后发送；

所述第一、第二码形变换模块分别用于接收第一、第二校验模块或第一、第二并行数据处理模块发送的并行数据，将所接收的并行数据转化为格雷码后发送给SERDES。

9、如权利要求7所述的调制数据转换单元，其特征在于，所述第一、第二并行数据处理模块增加用于指示本路数据为I路或Q路的指示数据是指：

第一、第二并行数据处理模块在并行数据最低位之后增加一位数据，按照与接收方的约定，第一、第二并行数据处理模块中的一个增加的数据为1，另一个增加的数据为0。

10、如权利要求1到5、8、9中任一项所述的调制数据转换单元，其特征在于：

调制数据转换单元采用现场可编程门阵列FPGA实现。

11、一种调制数据转换方法，包括：

将各时钟周期收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据发送给采用时钟嵌入方式的总线串联/解串器SERDES；SERDES将并行数据转换为一路串行数据输出；其中N大于或等于调制数据可能出现的最大位宽。

12、如权利要求11所述的调制数据转换方法，其特征在于，将各路调制数据分别按与接收方约定的方式变换为N比特宽的并行数据是指：

对于位宽小于N的调制数据，在约定位置填充约定的固定比特得到N比特宽的并行数据；对于N比特宽的调制数据不进行填充。

13、如权利要求12所述的调制数据转换方法，其特征在于，在约定位置填充约定的固定比特是指：

将原始调制数据放高位，对其余低位均填充0或均填充1。

14、如权利要求11所述的调制数据转换方法，其特征在于，还包括：

在发送并行数据给SERDES前，对并行数据进行奇校验，并将得到的校验数据按照约定添加到并行数据中的相应位置上。

15、如权利要求11所述的调制数据转换方法，其特征在于，还包括：

在发送并行数据给SERDES前将并行数据转化为格雷码。

16、如权利要求11到15中任一项所述的调制数据转换方法，其特征在于：

SERDES输出的串行数据为低压差分信号LVDS。

17、如权利要求11到15中任一项所述的调制数据转换方法，其特征在于，对于分为同相I、正交相Q两路的调制数据，将各次收到的调制数据按照与接收方约定的方式变换为N比特宽的并行数据是指：

将接收的I、Q两路调制数据分别按照与接收方约定的方式变换为N比特宽的并行数据；

还包括：对变换为N比特宽后的I、Q两路并行数据分别增加用于指示本路数据为I路或Q路的指示数据。

18、如权利要求17所述的调制数据转换方法，其特征在于，还包括：

在发送并行数据给SERDES前，对增加指示数据后的I、Q两路并行数据分别进行奇校验，并将得到的校验数据按照约定分别添加到并行数据中的相应位置上；然后将I、Q两路并行数据分别转化为格雷码。

19、如权利要求17所述的调制数据转换方法，其特征在于，增加用于指示本路数据为I路或Q路的指示数据是指：

在并行数据最低位之后增加一位数据，按照与接收方的约定，I、Q两路并行数据中一路增加的数据为1，另一路为0。

20、如权利要求11到15、18、19中任一项所述的调制数据转换方法，其特征在于：

采用现场可编程门阵列FPGA实现。

Images