CN101308810A - 集成电路结构及其制作方法 - Google Patents

集成电路结构及其制作方法 Download PDF

Info

Publication number
CN101308810A
CN101308810A CNA2007101528378A CN200710152837A CN101308810A CN 101308810 A CN101308810 A CN 101308810A CN A2007101528378 A CNA2007101528378 A CN A2007101528378A CN 200710152837 A CN200710152837 A CN 200710152837A CN 101308810 A CN101308810 A CN 101308810A
Authority
CN
China
Prior art keywords
integrated circuit
layer
circuit structure
barrier layer
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101528378A
Other languages
English (en)
Other versions
CN101308810B (zh
Inventor
李显铭
蔡明兴
章勋明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101308810A publication Critical patent/CN101308810A/zh
Application granted granted Critical
Publication of CN101308810B publication Critical patent/CN101308810B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种集成电路结构及其制作方法，该制作方法包括：形成低介电常数层；形成开口于该低介电常数层中；形成阻挡层，该阻挡层覆盖该开口的侧壁与底部；用处理气体对该阻挡层进行处理；以及，在该开口中填入导电材料，该导电材料位于该阻挡层上。本发明还提供一种集成电路结构，其导电材料与阻挡层之间具有氢化物中间层。本发明可以显著降低集成电路的内连线结构中金属线的总体电阻。

Description

集成电路结构及其制作方法
技术领域
本发明涉及集成电路，且特别涉及一种集成电路的内连线结构及其制作方法。
背景技术
集成电路中的个别元件(例如晶体管)必须通过内连线的连接来执行所需的电路功能。内连线工艺一般又称为金属化工艺，是经由一连串的光刻、沉积、及蚀刻步骤来完成。
目前的内连线结构通常是以镶嵌工艺制作。首先，以光刻与蚀刻技术在金属间介电层中形成开口，然后于开口中填入导电材料。开口以外多余的导电材料则以化学机械研磨将之去除，使得导电材料埋设在介电层中以形成导线及/或介层插塞。
镶嵌工艺通常是以铜作为导电材料。由于铜具有低电阻的优点，可以降低内连线的阻容延迟。然而，随着集成电路的微缩化，内连线结构的尺寸也跟着缩小。当铜内连线的尺寸接近电子的平均自由程时，内连线结构的电阻会显著地上升，造成阻容延迟的增加。
目前已发展出各种降低内连线电阻的方法。例如，内连线结构中的阻挡层通常具有高电阻，因此即使内连线沟槽的大小不变，也可通过减少阻挡层的厚度而让铜导线具有较大的尺寸。此外，也可使用原子层沉积法形成阻挡层以降低上方的铜导线的电阻。然而，上述方法也造成额外的问题。举例而言，较薄的阻挡层防止铜扩散的能力较差。此外，也可能产生电迁移及/或应力迁移的问题。使用原子层沉积法时，其工艺前驱物可能会渗透入低介电常数层的孔洞。由于工艺前驱物含有金属，因此会对介电层的特性造成不良的影响。由上述可知，业界亟需可降低铜导线的电阻又能避免上述缺点的方法。
发明内容
为克服现有技术的缺陷，本发明提供一种集成电路结构的制作方法，包括：形成低介电常数层；形成开口于该低介电常数层中；形成阻挡层，该阻挡层覆盖该开口的侧壁与底部；用处理气体对该阻挡层进行处理；以及，在该开口中填入导电材料，该导电材料位于该阻挡层上。
如上所述的集成电路结构的制作方法，其中该处理气体包括：氢气、氨气、或前述气体的组合。
如上所述的集成电路结构的制作方法，其中该处理包括等离子体处理。
如上所述的集成电路结构的制作方法，其中该处理包括热浸处理。
如上所述的集成电路结构的制作方法，其中该处理包括远距离等离子体处理。
如上所述的集成电路结构的制作方法，其中该远距离等离子体处理包括自由基远距离等离子体处理。
如上所述的集成电路结构的制作方法，其中在该开口中填入导电材料的步骤包括：形成籽晶层于该阻挡层上；以及形成该导电材料于该籽晶层上。
如上所述的集成电路结构的制作方法，其中形成该阻挡层、进行该处理、及形成该籽晶层是以原位方式进行。
如上所述的集成电路结构的制作方法，其中形成该阻挡层与进行该处理是以原位方式进行。
如上所述的集成电路结构的制作方法，其中形成该阻挡层与进行该处理是以移位方式进行。
如上所述的集成电路结构的制作方法，其中该阻挡层包括：Ta、Ti、W、Ru、前述金属的氮化物、或前述材料的组合。
本发明还提供一种集成电路结构的制作方法，包括：提供衬底；形成低介电常数层于该衬底上；形成开口于该低介电常数层中；形成扩散阻挡层于该开口的侧壁与底部；以含氢气体对该扩散阻挡层进行处理，其中该处理与形成该扩散阻挡层的步骤之间不破坏真空；形成籽晶层于该扩散阻挡层上；于该开口中填入含铜材料。
本发明另提供一种集成电路结构的制作方法，包括：提供衬底；形成低介电常数层于该衬底上；形成开口于该低介电常数层中；毯覆性形成扩散阻挡层于低介电常数层上，该扩散阻挡层覆盖该开口露出的低介电常数层；以气体对该扩散阻挡层进行处理，该气体包括：氢气、氨气、或前述气体的组合。进行该处理之后，在不破坏真空的情况下于该扩散阻挡层上形成籽晶层。之后，于该开口中填入含铜材料。
本发明也提供一种集成电路结构，包括：介电层；开口，位于该介电层中；以及，镶嵌结构，位于该开口中，该镶嵌结构包括：阻挡层，位于该开口中，且该阻挡层与该介电层接触；导电材料，填入该开口中；以及，中间层，介于该导电材料与该阻挡层之间，且该中间层包含氢化物。
如上所述的集成电路结构，其中该阻挡层包括：Ta、Ti、W、Ru、前述金属的氮化物、或前述材料的组合。
如上所述的集成电路结构，还包括：金属盖层，位于该导电材料上。
本发明也提供一种集成电路结构：介电层；开口，位于该介电层中；阻挡层，位于该开口中，且该阻挡层与该介电层接触；含氢化合物层，位于该阻挡层上；以及含铜导电材料，位于该含氢化合物层上且填入该开口中。
本发明可以显著降低集成电路的内连线结构中金属线的总体电阻。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明。
附图说明
图1～图6为一系列剖面图，用以说明本发明一个实施例制作内连线结构的流程。
图7为剖面图，用以说明本发明应用在双镶嵌结构的实施例。
图8比较本发明实施例与公知结构的电阻。
其中，附图标记说明如下：
2～介电层
4～开口
6～导电结构
8～介电层
10～扩散阻挡层
14～铜籽晶层
16～金属线
18～金属盖层
20～介层插塞
100～衬底
101～扩散阻挡层的底部
102～氢化物层
具体实施方式
图1～图6显示本发明一个实施例制作内连线结构的流程，虽然在本实施例中是以单镶嵌工艺为例进行说明，但本发明也可应用于双镶嵌工艺。
请参照图1，在介电层2中形成开口4。介电层2与其下的介电层8较佳形成在衬底100上。衬底100可为硅、硅锗、及/或其他III族、IV族、V族化合物。为简化图示，衬底100未显示于后续的图中。在较佳实施例中，介电层具有小于约3.5的低介电常数，更佳小于约3.0。介电层2、8的形成方式包括：旋涂法、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强CVD、原子层沉积(atomic layer deposition，ALD)、低压CVD等。导电结构6用来连接导线与其他元件。导电结构6可为接触插塞或介层插塞。开口4可通过蚀刻介电层2形成。
请参照图2，形成扩散阻挡层10在开口4中与介电层2上。在一个实施例中，扩散阻挡层10为耐火金属层，其材料例如是Ta、Ti、W、Ru、或前述金属的组合。其他常用的阻挡层材料还包括前述金属的氮化物。扩散阻挡层10可为单层或复合层，例如Ta层与TaN层的组合。扩散阻挡层10的形成方式例如是物理气相沉积(physical vapor deposition，PVD)、溅射、CVD、ALD等。扩散阻挡层10的厚度T较佳小于约
Figure A20071015283700071
请参照图3，对扩散阻挡层10进行处理，该处理较佳是以具有还原能力的处理气体进行。在第一实施例中是将扩散阻挡层10的顶部转变成化合物层102，如图3所示，化合物层102的成分取决于所用的处理气体。扩散阻挡层10的底部101则保持不变。在其他实施例中，也可将扩散阻挡层10完全转变成化合物层102。所使用的处理气体较佳包括氢气(H2)、氨气(NH3)、或前述气体的组合。处理气体中还可包含载气，例如He、Ne、Ar、Kr、Xe、Rn、或前述气体的组合。此处理步骤的持续时间较佳约10秒至60秒。在一个实施例中，处理气体具有约3mtorr至0.5torr的低压。
在较佳实施例中，上述处理是在等离子体开启的状态下进行。在另一个实施例中，上述处理是在等离子体未开启的状态下以处理气体对扩散阻挡层10进行热浸处理(thermal soaking)，其温度较佳约150℃～350℃。在其他实施例中，也可将上述处理气体在另一反应室中形成等离子体，再将等离子体导入工艺反应室中以进行远距离等离子体处理(remote plasma treatment)。较佳者，将等离子体中的离子去除只以自由基进行处理。
上述处理会改变扩散阻挡层10的特性，虽然其机制尚未完全了解，但可预期的是，扩散阻挡层的上表面经处理后会含氢，而形成氢化物层(hydride)102，如图3所示。
请参照图4，形成铜籽晶层14。在较佳实施例中，铜籽晶层是以PVD形成，但也可使用其他已知的方法，例如无电电镀。
上述处理与形成扩散阻挡层10的步骤较佳是以原位(in-situ)方式进行。更佳者，上述处理与形成扩散阻挡层10与铜籽晶层14的步骤都是以原位(in-situ)方式进行。亦即，在形成扩散阻挡层10与铜籽晶层14的步骤之间不破坏真空。在本发明的描述中，原位(in-situ)是指连续步骤之间不破坏真空，尽管这些步骤实际上可能是在不同的反应室中执行。通过原位方式进行，可避免扩散阻挡层10与铜籽晶层14之间的界面暴露在有害的环境下而受损。
此外，上述处理与形成扩散阻挡层10及/或铜籽晶层14的步骤也可以用移位(ex-situ)的方式进行。亦即，在形成扩散阻挡层10与铜籽晶层14的步骤之间破坏真空。
请参照图5，在开口4中形成金属线16。金属线16较佳包含铜或铜合金。如此一来，铜籽晶层14并入为金属线16的一部份。除了铜以外，也可使用其他材料例如铝、银、钨等作为金属线。金属线16可使用电镀或其他已知方法形成，之后再以化学机械研磨法去除多余的铜与介电层2上的扩散阻挡层10。
图6显示在金属线16上形成金属盖层18。在较佳实施例中，金属盖层18的材料包含Ni、Co、W、Ta、Ti、或前述材料的组合。
虽然上述实施例是以单镶嵌工艺为例进行说明，但本发明也可应用于双镶嵌工艺。图7显示双镶嵌结构，其包括金属线16与其下的介层插塞20。在图7中与前述实施例类似的元件是以相同符号表示。
实验结果显示，上述处理会显著地影响金属线16与扩散阻挡层10的总体电阻。图8显示7组金属线样品的实验结果，其中X轴代表表面电阻，Y轴代表累积百分比。第1组样品是以氢等离子体对扩散阻挡层进行处理，第2组样品是以远距离氢等离子体对扩散阻挡层进行处理，而第3～7组的样品则没有对扩散阻挡层进行处理。由图8的实验结果可知，相较于第3～7组，第1组与第2组的电阻分别下降了约5.5％与4.8％。
铜导线的电阻可包括四种来源：本征电阻(intrinsic resistivity)、阻挡体积相关电阻(barrier volume related resistivity)、晶粒边界散射相关电阻(grain-boundary scattering related resistivity)、以及表面散射相关电阻(surfacescattering related resistivity)。在上述实验中，第1、2组跟其余各组的样品应该都具有相同的本征电阻、阻挡体积相关电阻、及晶粒边界散射相关电阻，因为这些样品都是由类似的材料以类似的沉积方式形成。因此，上述的处理步骤可能是因为改变了扩散阻挡层的表面性质而降低了表面散射相关电阻，最后造成金属线的总体电阻下降。
虽然本发明已以多个较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (14)

1.一种集成电路结构的制作方法，包括下列步骤：
形成低介电常数层；
形成开口于该低介电常数层中；
形成阻挡层，该阻挡层覆盖该开口的侧壁与底部；
用处理气体对该阻挡层进行处理；以及
在该开口中填入导电材料，该导电材料位于该阻挡层上。
2.如权利要求1所述的集成电路结构的制作方法，其中该处理气体包括：氢气、氨气、或前述气体的组合。
3.如权利要求1所述的集成电路结构的制作方法，其中该处理包括等离子体处理。
4.如权利要求1所述的集成电路结构的制作方法，其中该处理包括热浸处理。
5.如权利要求1所述的集成电路结构的制作方法，其中该处理包括远距离等离子体处理。
6.如权利要求5所述的集成电路结构的制作方法，其中该远距离等离子体处理包括自由基远距离等离子体处理。
7.如权利要求1所述的集成电路结构的制作方法，其中在该开口中填入导电材料的步骤包括：
形成籽晶层于该阻挡层上；以及
形成该导电材料于该籽晶层上。
8.如权利要求7所述的集成电路结构的制作方法，其中形成该阻挡层、进行该处理、及形成该籽晶层是以原位方式进行。
9.如权利要求1所述的集成电路结构的制作方法，其中形成该阻挡层与进行该处理是以原位方式进行。
10.如权利要求1所述的集成电路结构的制作方法，其中形成该阻挡层与进行该处理是以移位方式进行。
11.如权利要求1所述的集成电路结构的制作方法，其中该阻挡层包括：Ta、Ti、W、Ru、前述金属的氮化物、或前述材料的组合。
12.一种集成电路结构，包括：
介电层；
开口，位于该介电层中；以及
镶嵌结构，位于该开口中，该镶嵌结构包括：
阻挡层，位于该开口中，且该阻挡层与该介电层接触；
导电材料，填入该开口中；以及
中间层，介于该导电材料与该阻挡层之间，且该中间层包含氢化物。
13.如权利要求12所述的集成电路结构，其中该阻挡层包括：Ta、Ti、W、Ru、前述金属的氮化物、或前述材料的组合。
14.如权利要求12所述的集成电路结构，还包括：金属盖层，位于该导电材料上。
CN2007101528378A 2007-05-14 2007-09-18 集成电路结构及其制作方法 Active CN101308810B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/803,282 US8242016B2 (en) 2007-05-14 2007-05-14 Approach for reducing copper line resistivity
US11/803,282 2007-05-14

Publications (2)

Publication Number Publication Date
CN101308810A true CN101308810A (zh) 2008-11-19
CN101308810B CN101308810B (zh) 2012-08-29

Family

ID=40027947

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101528378A Active CN101308810B (zh) 2007-05-14 2007-09-18 集成电路结构及其制作方法

Country Status (2)

Country Link
US (2) US8242016B2 (zh)
CN (1) CN101308810B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103573A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105097695A (zh) * 2014-05-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105990227A (zh) * 2015-02-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 金属连线的制作方法及半导体器件
CN108807180A (zh) * 2017-05-01 2018-11-13 台湾积体电路制造股份有限公司 半导体装置的形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919862B2 (en) * 2006-05-08 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US7956465B2 (en) 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US8242016B2 (en) 2007-05-14 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for reducing copper line resistivity
US8749060B2 (en) * 2012-09-21 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9252110B2 (en) 2014-01-17 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
KR102366295B1 (ko) 2015-09-15 2022-02-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10741442B2 (en) * 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
US11164780B2 (en) * 2019-06-07 2021-11-02 Applied Materials, Inc. Process integration approach for selective metal via fill

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130274A (en) 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
US5659201A (en) 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
CN1185033A (zh) 1996-12-10 1998-06-17 联华电子股份有限公司 导电插塞的制造方法
US6846739B1 (en) 1998-02-27 2005-01-25 Micron Technology, Inc. MOCVD process using ozone as a reactant to deposit a metal oxide barrier layer
JP3189780B2 (ja) 1998-03-24 2001-07-16 日本電気株式会社 半導体装置の製造装置及びその製造方法
US6211075B1 (en) 1999-02-05 2001-04-03 Taiwan Semiconductor Manufacturing Company Method of improving metal stack reliability
US6319832B1 (en) 1999-02-19 2001-11-20 Micron Technology, Inc. Methods of making semiconductor devices
JP3271756B2 (ja) 1999-03-01 2002-04-08 日本電気株式会社 半導体装置の製造方法
US20020009880A1 (en) * 1999-08-27 2002-01-24 Qing-Tang Jiang Metal barrier for copper interconnects that incorporates silicon in the metal barrier or at the copper/metal barrier interface
US6417537B1 (en) 2000-01-18 2002-07-09 Micron Technology, Inc. Metal oxynitride capacitor barrier layer
US20020024139A1 (en) 2000-02-04 2002-02-28 Chan Simon S. Combined capping layer and ARC for CU interconnects
US6589329B1 (en) 2000-03-09 2003-07-08 Advanced Technology Materials, Inc. Composition and process for production of copper circuitry in microelectronic device structures
US6294832B1 (en) 2000-04-10 2001-09-25 National Science Council Semiconductor device having structure of copper interconnect/barrier dielectric liner/low-k dielectric trench and its fabrication method
KR100386034B1 (ko) 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
US6433379B1 (en) 2001-02-06 2002-08-13 Advanced Micro Devices, Inc. Tantalum anodization for in-laid copper metallization capacitor
US6465867B1 (en) 2001-02-21 2002-10-15 Advanced Micro Devices, Inc. Amorphous and gradated barrier layer for integrated circuit interconnects
US6420189B1 (en) 2001-04-27 2002-07-16 Advanced Micro Devices, Inc. Superconducting damascene interconnected for integrated circuit
US6686278B2 (en) * 2001-06-19 2004-02-03 United Microelectronics Corp. Method for forming a plug metal layer
US6713373B1 (en) 2002-02-05 2004-03-30 Novellus Systems, Inc. Method for obtaining adhesion for device manufacture
CN1243377C (zh) 2002-02-10 2006-02-22 台湾积体电路制造股份有限公司 具掺杂的铜内联结构的制造方法
US6693356B2 (en) 2002-03-27 2004-02-17 Texas Instruments Incorporated Copper transition layer for improving copper interconnection reliability
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US7008872B2 (en) 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6875559B2 (en) 2002-08-29 2005-04-05 Micron Technology, Inc. Method of etching materials patterned with a single layer 193nm resist
KR100482180B1 (ko) 2002-12-16 2005-04-14 동부아남반도체 주식회사 반도체 소자 제조방법
KR20040064977A (ko) 2003-01-13 2004-07-21 삼성전자주식회사 반도체 장치의 금속막 형성 방법
US7091133B2 (en) * 2003-01-27 2006-08-15 Asm Japan K.K. Two-step formation of etch stop layer
US7081673B2 (en) * 2003-04-17 2006-07-25 International Business Machines Corporation Multilayered cap barrier in microelectronic interconnect structures
JP2006032864A (ja) * 2004-07-21 2006-02-02 Sony Corp 多層配線構造と多層配線構造を有する半導体装置とこれらの製造方法
US7179759B2 (en) 2004-09-30 2007-02-20 Taiwan Semiconductor Manufacturing Company Barrier layer and fabrication method thereof
US7919862B2 (en) 2006-05-08 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US7956465B2 (en) 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US7612451B2 (en) 2006-07-13 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures by forming an inter-layer
US8242016B2 (en) 2007-05-14 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for reducing copper line resistivity

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103573A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN104103573B (zh) * 2013-04-02 2017-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105097695A (zh) * 2014-05-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105097695B (zh) * 2014-05-22 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105990227A (zh) * 2015-02-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 金属连线的制作方法及半导体器件
CN105990227B (zh) * 2015-02-27 2019-11-08 中芯国际集成电路制造(上海)有限公司 金属连线的制作方法及半导体器件
CN108807180A (zh) * 2017-05-01 2018-11-13 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN108807180B (zh) * 2017-05-01 2023-05-23 台湾积体电路制造股份有限公司 半导体装置的形成方法

Also Published As

Publication number Publication date
US8759975B2 (en) 2014-06-24
US20080286965A1 (en) 2008-11-20
US20120292767A1 (en) 2012-11-22
US8242016B2 (en) 2012-08-14
CN101308810B (zh) 2012-08-29

Similar Documents

Publication Publication Date Title
CN101308810B (zh) 集成电路结构及其制作方法
TWI518843B (zh) 內連線結構及形成內連線結構的方法
USRE49820E1 (en) Semiconductor device having a self-forming barrier layer at via bottom
US20170263721A1 (en) Copper-filled trench contact for transistor performance improvement
CN100424867C (zh) 集成电路的内连线结构
US10002834B2 (en) Method and apparatus for protecting metal interconnect from halogen based precursors
US20040004288A1 (en) Semiconductor device and manufacturing method of the same
US20040023486A1 (en) Method of implantation after copper seed deposition
TW201709293A (zh) 用於內連線的釕金屬特徵部填補
US6624516B2 (en) Structure for connecting interconnect lines with interposed layer including metal layers and metallic compound layer
US9589836B1 (en) Methods of forming ruthenium conductive structures in a metallization layer
US20060128148A1 (en) Method of manufacturing semiconductor device
US20190348369A1 (en) Method and apparatus for protecting metal interconnect from halogen based precursors
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
WO2012064925A2 (en) Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers
US20120273948A1 (en) Integrated circuit structure including a copper-aluminum interconnect and method for fabricating the same
WO2010073433A1 (ja) 半導体装置及びその製造方法
CN102437100A (zh) 一种使用双大马士革工艺同时形成铜接触孔和第一层金属的方法
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US6661097B1 (en) Ti liner for copper interconnect with low-k dielectric
US20080160762A1 (en) Method for the protection of metal layers against external contamination
US20120068343A1 (en) Semiconductor device and method for manufacturing the same
US20050085073A1 (en) Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
JP2004289008A (ja) 半導体集積回路装置およびその製造方法
TW395040B (en) Metallization process of integrating tungsten plug and copper interconnect

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant