CN101303837A - 扫描驱动器 - Google Patents

Abstract

一种扫描驱动器，用于液晶显示器。扫描驱动器包括第一与第二地址逻辑单元、第一与第二电平移位单元、及一译码单元。第一地址逻辑单元依据控制讯号，于第K个时钟周期内，致能N个第一地址讯号的第i个第一地址讯号。i等于K/N的余数。第二地址逻辑单元依据控制讯号，于第K个时钟周期内，致能M个第二地址讯号的一第j个第二地址讯号。j等于K/N的商数加1。第一与第二电平移位单元分别提升第一与第二地址讯号的讯号摆幅。当第i个第一地址讯号与第j个第二地址讯号均为致能时，译码单元致能M×N个扫描讯号的一第(j－1)×N+i个扫描讯号。

Description

扫描驱动器

技术领域

本发明涉及一种扫描驱动器，特别是涉及一种使用两组地址讯号来决定扫描讯号的扫描驱动器。

背景技术

图1示出了具有256个扫描讯号的传统扫描驱动器100的架构图。扫描驱动器100包括移位缓存器110、控制单元120、电平移位单元130与输出缓冲单元140。移位缓存器110接收一起始讯号DIO与时钟讯号CPV。当起始讯号DIO转为致能时，移位缓存器110始依据时钟讯号CPV，于256个时钟周期依序致能地址讯号A(1)至A(256)。控制单元120接收地址讯号A(1)至A(256)，依据控制讯号XON进一步决定是否强制致能所有地址讯号A(1)至A(256)。电平移位单元130接收地址讯号A(1)至A(256)，并提高地址讯号A(1)至A(256)的讯号摆幅。输出缓冲单元140接收经提高讯号摆幅的地址讯号A(1)至A(256)，缓冲后输出对应地址讯号A(1)至A(256)的扫描讯号G(1)至G(256)。

图2示出了电平移位单元130与输出缓冲单元140中，对应每个地址讯号的电平移位电路131与输出缓冲电路141的电路图。扫描驱动器100输出256个地址讯号，因此需要256个图2的电平移位电路131与输出缓冲电路141。在图2中，电平移位电路131是以接收地址讯号A(1)，由缓冲电路141输出对应此地址讯号的扫描讯号G(1)为例。地址讯号A(1)包括差动讯号A1N与A1P。

由于电平移位电路131内的晶体管需考虑彼此间的尺寸比例，因此电平移位电路131所占的面积很大。如此一来，扫描驱动器的成本即会增加。

发明内容

本发明涉及一种扫描驱动器，于M×N个时钟周期内，藉由分别致能N个第一地址讯号之一与M个第二地址讯号之一，分别致能M×N个扫描讯号之一。

根据本发明(的第一方面)，提出一种扫描驱动器。此扫描驱动器用于一液晶显示器。此扫描驱动器包括一第一地址逻辑单元、一第二地址逻辑单元、第一电平移位单元、第二电平移位单元与一译码单元。第一地址逻辑单元依据一第一控制讯号，于一第K个时钟周期内，致能N个第一地址讯号的一第i个第一地址讯号。i等于K/N的余数。当K为N的倍数时，i等于N。第二地址逻辑单元依据第一控制讯号，于第K个时钟周期内，致能M个第二地址讯号的一第j个第二地址讯号。j等于K/N的商数加1。第一电平移位单元用以提升第一地址讯号的讯号摆幅。第二电平移位单元用以提升第二地址讯号的讯号摆幅。当第i个第一地址讯号为致能，且第j个第二地址讯号为致能时，译码单元致能M×N个扫描讯号的一第(j-1)×N+i个扫描讯号。其中，K、M与N分别为一正整数，i为小于或等于N的正整数，j为小于或等于M的正整数。

为使本发明的上述内容能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。

附图说明

图1示出了具有256个扫描讯号的传统扫描驱动器的架构图。

图2示出了电平移位单元与输出缓冲单元中，对应每个地址讯号的电平移位电路与输出缓冲电路的电路图。

图3示出了本发明实施例的扫描驱动器的架构图。

图4示出了本发明实施例的扫描驱动器的第一地址讯号、第二地址讯号、控制讯号与时钟讯号的时序图。

图5示出了本发明实施例的扫描驱动器的译码单元与输出缓冲单元内的译码电路与输出缓冲电路的电路图。

图6示出了另一种或非门(NOR)译码电路的电路图。

图7示出了本发明另一实施例的扫描驱动器。

图8示出了图7的扫描驱动器的译码单元内部的译码电路的架构图。

图9示出了图8的译码电路与图7的缓冲单元内部的缓冲电路的电路图。

附图符号说明

110：移位缓存器

120、321、322、721、722：控制单元

130、331、332、731、732：电平移位单元

140、350、750：输出缓冲单元

311、711：第一地址逻辑电路

312、712：第二地址逻辑电路

340、740：译码单元

具体实施方式

请参照图3，其示出了本发明实施例的扫描驱动器的架构图。在图3中，扫描驱动器300用于一液晶显示器。扫描驱动器300包括一第一地址逻辑单元311、第二地址逻辑单元312、电平移位单元331、332与译码单元340。

第一地址逻辑单元311接收时钟讯号CPV与控制讯号DIO。第一地址逻辑单元311依据控制讯号DIO，于一第K个时钟周期T(K)内，致能N个第一地址讯号的一第i个第一地址讯号X(i)。其中，i为小于或等于N的正整数。i等于K/N的余数。当K为N的倍数时，i等于N。在本发明实施例中，N是以16为例作说明。

第二地址逻辑单元312依据控制讯号DIO，于第K个时钟周期T(K)内，致能M个第二地址讯号的一第j个第二地址讯号Y(j)。j为小于或等于M的正整数。j等于K/N的商数加1。在本发明实施例中，M亦以16为例作说明。

电平移位单元331用以提升第一地址讯号X(1)至X(16)的讯号摆幅。电平移位单元332用以提升第二地址讯号Y(1)至Y(16)的讯号摆幅。

当第一地址讯号X(i)为致能，且第二地址讯号Y(j)为致能时，译码单元340致能M×N个扫描讯号的一第(j-1)×N+i个扫描讯号。

其中，K是小于或等于M×N的正整数。在本发明实施例中，K小于256。

图4示出了本发明实施例的扫描驱动器300的第一地址讯号X(1)至X(16)、第二地址讯号Y(1)至Y(16)、控制讯号DIO与时钟讯号CPV的时序图。请同时参考图3与图4。以下举例说明本发明实施例的扫描驱动器400的动作。

在本发明实施例中，控制讯号DIO为一起始讯号。当控制讯号DIO转为致能时，第一地址逻辑单元311即于一第1个时钟周期T(1)内，致能第1个第一地址讯号X(1)。而第二地址逻辑单元312致能第二地址讯号Y(1)。第一地址讯号X(1)与第二地址讯号Y(1)分别经电平移位单元331与332提升讯号摆幅。之后，译码单元340依据致能的第一地址讯号X(1)与第二地址讯号Y(1)，致能第1个扫描讯号G(1)。

之后，于第2个至第16个时钟周期T(2)至T(16)，第一地址逻辑单元311分别依序致能第一地址讯号X(2)至X(16)，而第二地址逻辑单元312仍致能第二地址讯号Y(1)。译码单元340依据分别致能的第一地址讯号X(2)至X(16)，与致能的第二地址讯号Y(1)，输出扫描讯号G(2)至G(16)。

于第1至第16个时钟周期，16个第一地址讯号X(1)至X(16)均已致能过。之后，于第17至第32个时钟周期，第二地址逻辑电路312致能第二地址讯号Y(2)，而第一地址逻辑电路311再分别依序致能第一地址讯号X(1)至X(16)。译码单元340分别依据致能的第一地址讯号X(1)至X(16)，与致能的第二地址讯号Y(2)，致能扫描讯号G(17)至G(32)。

之后，第一与第二地址逻辑电路以上述方式致能第一与第二地址讯号。直到第241至256个时钟周期T(241)至T(256)，第二地址逻辑电路312致能第二地址讯号Y(16)，而第一地址逻辑电路311再分别依序致能第一地址讯号X(1)至X(16)。译码单元340依序致能扫描讯号G(241)至G(256)。

本发明实施例的扫描驱动器，于256个时钟周期内，藉由分别致能16个第一地址讯号与16个第二地址讯号，分别致能256个扫描讯号。

本发明实施例的扫描驱动器300还可以包括控制单元321与322。控制单元321用以接收由第一地址电路311传送而来的第一地址讯号X(1)至X(16)。控制单元321依据控制讯号XON进一步决定将第一地址讯号X(1)至X(16)致能与否，并将第一地址讯号X(1)至X(16)输出至电平移位单元331。

控制单元322用以接收由第二地址电路312传送而来的第二地址讯号Y(1)至Y(16)。控制单元322依据控制讯号XON进一步决定将第二地址讯号Y(1)至Y(16)致能与否，并将第二地址讯号Y(1)至Y(16)输出至电平移位单元332。

在本发明实施例中，当控制讯号XON为致能时，则控制单元321强制致能所有第一地址讯号X(1)至X(16)，控制单元322强制致能所有第二地址讯号Y(1)至Y(16)，使得所有扫描讯号G(1)至G(256)均为致能。当控制讯号XON为非致能时，则控制单元321不改变第一地址讯号X(1)至X(16)，控制单元322不改变第二地址讯号Y(1)至Y(16)原来的致能或非致能状态，而将其直接传送至电平移位单元331与332。

当另一控制讯号OE为致能时，则控制单元321强制非致能所有第一地址讯号X(1)至X(16)，控制单元322强制非致能所有第二地址讯号Y(1)至Y(16)，使得所有扫描讯号G(1)至G(256)均为非致能。当控制讯号OE为非致能时，则控制单元321不改变第一地址讯号X(1)至X(16)，控制单元322不改变第二地址讯号Y(1)至Y(16)原来的致能或非致能状态，而将其直接传送至电平移位单元331与332。

本发明实施例的扫描驱动器300还可以包括一输出缓冲单元350。输出缓冲单元350接收并缓冲输出扫描讯号G(1)至G(256)。

图5示出了本发明实施例的扫描驱动器300的译码单元340与输出缓冲单元350内的译码电路341与输出缓冲电路351的电路图。译码电路341为一与非门(NAND)译码电路。在本发明实施例中，译码单元340与输出缓冲单元350分别具有256个译码电路与256个输出缓冲电路。每个译码电路接收16个第一地址讯号X(1)至X(16)的一与16个第二地址讯号Y(1)至Y(16)的一，并据以决定致能对应的扫描讯号与否。每个输出缓冲电路接收并缓冲输出由256个译码电路的一传送而来的扫描讯号。

图5的译码电路341是以接收第一地址讯号X(1)与第二地址讯号Y(1)为例。当第一时钟周期T(1)，第一地址讯号X(1)与第二地址讯号Y(1)均为致能时，译码电路341即致能扫描讯号G(1)。输出缓冲电路351缓冲并输出致能的扫描讯号G(1)。当第一时钟周期T(1)结束后，第一地址讯号X(1)与第二地址讯号Y(1)不同时致能，译码电路341即非致能扫描讯号G(1)。其余译码电路与输出缓冲电路与上述相同，于此不再赘述。

本发明实施例的扫描驱动器，其译码单元与输出缓冲单元包括256个译码电路。每个译码电路仅需4个晶体管，且译码电路的晶体管不需考虑尺寸比例，因此译码电路所占的面积很小。

另外，本发明实施例的扫描驱动器仅输出16个第一地址讯号与16个第二地址讯号。因此，电平移位单元331与332仅分别需要16个电平移位电路，分别对应16个第一地址讯号与16个第二地址讯号。此电平移位电路与图2的电平移位电路131相同。相较于传统扫描驱动器使用256个电平移位电路，本发明实施例的扫描驱动器仅需32个电平移位电路。因此，相较于传统扫描驱动器，在输出相同数量的扫描讯号的前提下，本发明实施例的扫描驱动器可以达到有效节省电路面积的效果。

译码单元340亦可以使用不同译码电路来达到相同效果。图6示出了另一种或非门(NOR)译码电路的电路图。图6的译码电路是以接收第一地址讯号X(1)与第二地址讯号Y(1)，输出扫描讯号G(1)为例。

本发明实施例的扫描驱动器，其第一地址逻辑电路与第二地址逻辑电路是以分别输出16个第一地址讯号与16个第二地址讯号为例；其译码单元是以输出256个扫描讯号为例。实际应用上，第一与第二地址逻辑电路可设计为输出不同数量的第一与第二地址讯号，使得译码单元可输出不同数量的扫描讯号。

图7示出了本发明另一实施例的扫描驱动器700。扫描驱动器700的第一地址逻辑电路711依据两个控制讯号DIO1与DIO2，来分别致能第一地址讯号XA(1)至XA(16)与第三地址讯号XB(1)至XB(16)。而第二地址逻辑电路712依据控制讯号DIO1与DIO2，来分别致能第二地址讯号YA(1)至YA(16)与第四地址讯号YB(1)至YB(16)。

控制讯号DIO1与DIO2分别独立控制第一与第二地址逻辑电路711与712。当控制讯号DIO1转为致能时，第一地址逻辑电路711与第二地址逻辑电路712首先致能第一地址讯号XA(1)与第二地址讯号YA(1)。然后，与前述相同，译码单元740致能扫描讯号G(1)。如前所述，第一地址逻辑电路711依序重复致能第一地址讯号XA(1)至XA(16)。第二地址逻辑电路712依序致能第二地址讯号YA(1)至YA(16)。译码单元740即依序致能扫描讯号G(1)至G(256)。

当控制讯号DIO2转为致能时，第一地址逻辑电路711与第二地址逻辑电路712首先致能第三地址讯号XB(1)与第四地址讯号YB(1)。与前述相同，译码单元740致能扫描讯号G(1)。如前所述，第一地址逻辑电路711依序重复致能第三地址讯号XB(1)至XB(16)。第二地址逻辑电路712依序致能第四地址讯号YB(1)至YB(16)。译码单元740依序致能扫描讯号G(1)至G(256)。

上述控制讯号DIO1与DIO2转为致能的时间可以相差数个时钟周期。以下是以控制讯号DIO1较控制讯号DIO2早转为致能为例。控制讯号DIO2于第A个时钟周期T(A)转为致能。A为一正整数。如此，在第A个时钟周期T(A)内，第一地址逻辑单元711致能第一地址讯号XA(A)与第三地址讯号XB(1)；而第二地址逻辑单元712致能第二地址讯号YA(A)与第四地址讯号YB(1)。译码单元740对应地致能扫描讯号G(A)与G(1)。此二扫描讯号即相差A一1个时钟周期。

而于一第A+B个时钟周期，第一地址逻辑单元711还依据控制讯号DIO2，致能16个第三地址讯号的一第g个第三地址讯号XB(g)。其中，g等于B/16的余数加1。

第二地址逻辑单元712还依据第二控制讯号DIO2，于第A+B个时钟周期内，致能16个第四地址讯号的第y个第四地址讯号YB(h)。其中，h等于B/16的商数加1。

当第g个第一地址讯号与第h个第二地址讯号致能时，译码单元740还致能256个扫描讯号的一第(h-1)×16+g个扫描讯号。

举例来说，第一控制讯号DIO1较第二控制讯号DIO2早转为致能。于第5个时钟周期，第二控制讯号DIO2始转为致能。此时，第一地址逻辑电路711致能第一地址讯号XA(5)与第三位讯号XB(1)。第二地址逻辑电路712致能第二地址讯号YA(1)与第四位讯号YB(1)。而译码单元740据以致能扫描讯号G(5)与G(1)。

之后，例如于第8个时钟周期，即第5+3个时钟周期，第一地址逻辑单元711致能第一地址讯号XA(8)与第三地址讯号XB(4)。第二地址逻辑单元712致能第二地址讯号YA(1)与第四地址讯号YB(1)。而译码单元740据以致能扫描讯号G(8)与G(4)。扫描驱动器700于其余时钟周期的动作均与前述相同，于此不再赘述。

上述实施例是以控制讯号DIO1较控制讯号DIO2早转为致能为例。实际应用上，控制讯号DIO2亦可以较控制讯号DIO1早转为致能。控制讯号DIO1与控制讯号DIO2亦可以同时致能。

图8示出了扫描驱动器700的译码单元740内部的译码电路741的架构图。译码电路741包括与门810、820与或非门830。在本发明实施例中，译码单元740具有256个译码电路。每个译码电路接收第一地址讯号XA(1)至XA(16)之一、第二地址讯号YA(1)至YA(16)之一、第三地址讯号XB(1)至XB(16)之一与第四地址讯号YB(1)至YB(16)之一，并据以决定致能对应的扫描讯号与否。

图8的译码电路741是以接收第一地址讯号XA(1)、第二地址讯号YA(1)、第三地址讯号XB(1)与第四地址讯号YB(1)为例。当第一地址讯号XA(1)与第二地址讯号YA(1)均致能时，或当第三地址讯号XB(1)与第四地址讯号YB(1)均致能时，译码电路741是致能G(1)。

图9示出了图8的译码电路与图7的缓冲单元内部的缓冲电路751的电路图。缓冲单元750包括256个缓冲电路。每个输出缓冲电路接收并缓冲由256个译码电路的一传送而来的扫描讯号。

本发明实施例的扫描驱动器，其第一地址逻辑电路是以输出16个第一地址讯号与16个第三地址讯号为例；其第二地址逻辑电路是以输出16个第二地址讯号与16个第四地址讯号为例；其译码单元是以输出256个扫描讯号为例。实际应用上，第一与第二地址逻辑电路可输出不同数量的第一、第二、第三与第四地址讯号，使得译码单元可输出不同数量的扫描讯号。

本发明实施例的扫描驱动器，依据数个第一地址讯号中的一致能的第一地址讯号，与数个第二地址讯号中的一致能的第二地址讯号，来致能数个扫描讯号的一。相较于传统扫描驱动器，本发明实施例的扫描驱动器仅使用较少的电平移位电路，与所占面积较小的译码电路。因此，本发明实施例的扫描驱动器更能有效节省电路面积，降低生产成本。

综上所述，虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明。本发明所属技术领域的技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围以本发明的权利要求为准。

Claims (9)

1.一种扫描驱动器，用于一液晶显示器，该扫描驱动器包括：

一第一地址逻辑单元，依据一第一控制讯号，于一第K个时钟周期内，致能N个第一地址讯号的一第i个第一地址讯号，i等于K/N的余数，当K为N的倍数时，i等于N；

一第二地址逻辑单元，依据该第一控制讯号，于该第K个时钟周期内，致能M个第二地址讯号的一第j个第二地址讯号，j等于K/N的商数加1；

一第一电平移位单元，用以提升所述第一地址讯号的讯号摆幅；

一第二电平移位单元，用以提升所述第二地址讯号的讯号摆幅；

一译码单元，当该第i个第一地址讯号为致能，且该第j个第二地址讯号为致能时，该译码单元致能M×N个扫描讯号的一第(j-1)×N+i个扫描讯号；

其中，K、M与N分别为一正整数，i为小于或等于N的正整数，j为小于或等于M的正整数。

2.如权利要求1所述的扫描驱动器，其中，于该第K个时钟周期内，当该第i个第一地址讯号与该第j个第二地址讯号为致能时，该译码单元据以致能该第(j-1)×N+i个扫描讯号，即该M×N个扫描讯号的一第K个扫描讯号。

3.如权利要求1所述的扫描驱动器，其中，该译码器包括M×N个译码电路，每个译码电路接收该N个第一地址讯号的一与该M个第二地址讯号之一，当该N个第一地址讯号的一与该M个第二地址讯号的一均为致能时，对应的该译码电路致能对应的该扫描讯号。

4.如权利要求1所述的扫描驱动器，其中，该扫描驱动器还包括一输出缓冲单元，用以缓冲该M×N个扫描讯号，并据以输出M×N个经缓冲扫描讯号。

5.如权利要求1所述的扫描驱动器，其中，该扫描驱动器还包括：

一第一控制单元，用以接收由该第一地址逻辑讯号传送而来的该N个第一地址讯号，依据一第一控制讯号决定该N个第一地址讯号致能与否；以及

一第二控制单元，用以接收由该第二地址逻辑讯号传送而来的该M个第二地址讯号，依据一第二控制讯号决定该N个第二地址讯号致能与否。

6.如权利要求1所述的扫描驱动器，其中，该控制讯号为一起始讯号，当该起始讯号转为致能时，该第一与该第二地址讯号始分别致能该N个第一地址讯号的一第1个第一地址讯号与该M个第二地址讯号的一第1个第二地址讯号。

7.如权利要求1所述的扫描驱动器，其中，该第一地址逻辑单元还依据一第二控制讯号，于一第A个时钟周期内，致能N个第三地址讯号的一第1个第三地址讯号；

其中，该第二地址逻辑单元还依据该第二控制讯号，于该第A个时钟周期内，致能M个第四地址讯号的一第1个第四地址讯号；

其中，A为一正整数。

8.如权利要求7所述的扫描驱动器，其中，于一第A+B个时钟周期内，该第一地址逻辑单元还依据该第二控制讯号，致能N个第三地址讯号的一第x个第三地址讯号；

其中，该第二地址逻辑单元还依据该第二控制讯号，于该第A+B个时钟周期内，致能M个第四地址讯号的一第y个第四地址讯号；

其中，x等于B/N的余数加1；

其中，y等于B/N的商数加1。

9.如权利要求8所述的扫描驱动器，其中，当该第x个第一地址讯号与该第y个第二地址讯号致能时，该译码单元还致能该M×N个扫描讯号的一第(y-1)×N+x个扫描讯号。

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