CN101286358B - 具有错误检测/校正处理的系统和设备以及输出数据的方法 - Google Patents

Abstract

提供了一种用于经由包括所选数据带在内的多个数据带通信传送数据的系统、设备以及相关方法。在第一运行模式中，有效载荷数据和相关补充数据经由包括所选数据带在内的多个数据带被通信传送。在第二运行模式中，只有有效载荷数据经由除了所选数据带之外的多个数据带被通信传送。

Description

具有错误检测/校正处理的系统和设备以及输出数据的方法

相关申请的交叉引用

要求于2007年4月10日提交的韩国专利申请No.2007-0034901的优先权，特此通过引用的方式将其主题并入。

技术领域

本发明的实施例总体上涉及用于交换数据的设备、系统和方法。更具体来讲，本发明的实施例涉及交换数据的系统、设备、和相关方法，其中所述系统与设备可以被配置为实现错误检测/校正(EDC)处理。

背景技术

每当数字数据格式的信息在系统的组件之间通信传送时，存在一个或多个数据位变差或者破坏的可能性。通常导致数据位通信错误包括信道噪声、数据存储和检索错误、转换错误等等。例如，当经由定义的通信信道(例如，一个或多个信号线、无线频率、光学波长等等)电子地通信传送数据时，诸如由电磁干扰、电容性/电感性耦合、串音等等引起的噪声可能破坏一个或多个数据位。另外或者除此之外，不利的信道条件可能引入数据中的时间或者相位延迟，导致在通信接收端的采样误差。

包括一个或多个存储器的现代电子系统(例如，计算机，便携式电子仪器，存储系统等等)是这样的系统的范例：其中数据通信错误可能导致显著的性能问题。许多这种系统使用高速总线(即，一个或多个信号线的集合)来通信传送数据。不幸的是，形成常规信号线的金属线缆和/或走线对引起数据错误的噪声高度敏感。也就是说，例如现代存储器系统中的高速数据总线对于噪声具有相对较低的容差并且具有越来越严格的时序要求。

图1A至1C(合称为“图1”)中示出了现代存储器系统中经由高速数据总线通信传送数据的一些典型方法。这些例子描述的是一般的存储系统架构，该系统是非常宽泛的类型的系统的一个例子。在图1中，存储系统包括存储器控制器10，其通过一个或多个总线连接至存储器11。图1中所示的每个例子均使用了存储器控制器和存储器之间通信传送读/写数据的不同方法以及相关控制信号、地址数据等等。

为了说明的目的，假定图1中所示的各个存储器包括读写存储器，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、或者闪存。这些存储器中的每一个都可以利用单个存储器设备、多个存储器设备、和/或可操作地排列有多个存储器设备的模块来实施。

参见图1A，存储器控制器10a经由控制信号总线C/S将控制信号通信发送到存储器11a。控制信号可以包括，例如芯片选择信号CS、时钟启用使能信号CKE、行地址选择信号RAS、列地址信号CAS、写启用使能信号WE等等。存储器控制器10a还经由独立的地址总线ADDR将地址信号通信发送到存储器11a。最后，经由独立的数据总线DQ在存储器控制器10a和存储器11a之间双向通信传送读/写数据。

参见图1B，存储器控制器10b经由命令/地址总线C/A以一个或多个数据分组的格式将命令和地址信息通信发送到存储器11b。经由数据总线DQ在存储器控制器10b和存储器11b之间双向通信传送读/写数据。

参见图1C，存储器控制器10c经由命令/地址/写入数据(CAWD)总线(或者eCA总线)以一个或多个数据分组的格式将命令和地址信息连同写数据一起通信发送到存储器11c。读数据经由数据总线RD从存储器11c传输到存储器控制器10c。

为了增强像图1中所示的那样的存储系统中数据通信的可靠性，系统经常为有效载荷数据补充附加数据，该附加数据用于检测或者检测/校正有效载荷数据中所识别的数据错误。该“补充数据”是执行与系统内的有效载荷数据相关的一个或多个错误检测/校正(EDC)处理所需要的。术语“有效载荷数据”在本上下文中应该广义地解释为包括所有数据而非严格地局限于补充数据。因此，在图1的示例中，从存储器11的一个或多个存储单元检索到的读数据或者由存储器控制器10通信发送并且存储到存储器11的一个或多个存储单元中的写数据就是有效载荷数据的例子。然而，可替换地或者除此之外，各种系统和存储系统中的有效载荷数据可以包括头信息数据、定时数据、信道特征描述数据等等。

在图1的示例中，补充数据可以采取不同的错误检测和/或纠错码数据的格式，诸如奇偶校验数据、循环冗余校验(CRC)码等等。补充数据可以从存储器控制器10通信发送到与写数据有关的存储器11、或者从存储器11通信发送到与读数据或者写验证数据有关的存储器控制器10。一旦接收到补充数据，补充数据可用来检测错误、或者检测和校正有效载荷数据中的错误。从常规意义上讲，补充数据被称为从有效载荷数据“产生”的。也就是说，常规所理解的一种或多种算法和/或计算过程可以应用于有效载荷数据以生成相应的补充数据。

例如，在美国专利5251215、7221615和6412052以及已公开的美国专利申请2007-0061671中公开了纠错码和CRC码以及各种关联使用的例子。

如上面关于图1B所述的那样，可以在存储器控制器10和存储器11之间通信传送既包括有效载荷又包括补充数据的数据分组。数据分组的使用是本领域公知的，并且存在许多常规协议来定义数据分组并控制特定系统内的数据分组通信。

在图1中所示的示范性存储系统的硬件级别，可以利用图2A和2B中所示的常规方法实现可能包括补充数据的数据分组的通信。在图2A和2B中，栅格用于概念上示出用于所期望的数据分组的数据帧。典型地，用于各种数据分组的数据帧被定义为与通信发送数据的一个或多个数据带有关并且与连续的时间间隔序列(以下称为“单位间隔，或者UIs”)有关。

在本上下文中，术语“数据带”应该广义地理解为代表在系统的两个元件之间通信传送的唯一的流或数据位序列，无论这些数据位是被连续地/非连续地和/或同步/异步通信的。因此，不同的数据带在系统内或者在系统的通信信道链接组件内可以相互区别。在符合图1中所示的系统的一个例子中，在连接存储器控制器10和存储器11的任一不同总线内的每个硬连线的信号线可以用来实现数据带。因此，八(8)个信号线那样宽的总线可以利用信号线和数据带之间一一对应来实现八(8)个不同数据线。然而，术语数据带不只局限于与形成总线的信号线组内的信号线、传输频率组内的发送频率、或者光传输波长组内的光波长等等相关的一一对应。

图2A中所示的数据带标记为LANE 0至LANE 8，并且图2B中的数据带标记为LANE 0至LANE 7。图2A中的单位间隔标记为T0至T7，其中间隔T0是第一个时间间隔而T7是最后一个时间间隔。图2B中的单位间隔标记为T0至T8，其中T8是最后一个时间间隔。

涉及通信传送符合图2A和2B中所示的数据帧的数据分组的方法通常用于包括DRAM、SRAM、和/或闪存的常规内存系统中，其中读数据是经由形成构成通信信道的有限数目的数据带从一个或多个存储器设备中检索到的(或者写数据通过此方式被写入)。例如，在基于存储系统的闪存中，一页读/写数据可以包括64位。可以利用符合所定义的数据帧的多个数据带，在多个单位间隔期间从存储器设备中读取(或者写入)这64位读/写数据。

参见图2A，在第一种方法中，单个数据带(例如，LANE 8)用于顺序地并且单独地传输补充数据(例如，8位)，而剩余八个数据带(例如，LANE0至LANE 7)用于在所定义的数据帧的八个单位间隔期间发送读/写数据。利用该方法，64位有效载荷数据连同八个附加位的补充数据一起，在八个单位间隔通信传送周期期间被通信传送。

该方法的一个优点是，就时序而言其相对简单。具体来说，因为每个数据分组在八(8)个单位间隔期间传送，所以该方法满足许多常规内存系统的时序要求。然而，该方法的不足之处包括：(1)需要附加数据带(即，通信传送补充数据的附加信号线)，以及(2)需要在通信传送数据分组之前计算补充数据。因为一旦数据分组通信开始补充数据就必须可用，所以在通信传送数据分组中该第二需要产生附加时序延迟，或扩展数据等待时间(expanded data latency)。

参见图2B，在第二种方法中，在九(9)个单位间隔期间利用八(8)个数据带通信传送数据分组。因此，可以在前八个单位间隔期间通信传送64位有效载荷数据，然后在最后的(第九)单元间隔期间通信传送补充数据。该第二方法通常用于，例如，在常规全缓冲双列内存模组(fully buffered dualin-line memory modules，FBDIMM)中的存储器设备之间转送数据。

在该第二种方法中，因为补充数据是在有效载荷数据之后被通信传送的，所以不必在通信传送数据分组开始之前计算补充数据。因此，第二种方法允许与补充数据相关联的部分计算等待时间“隐藏”在牵涉通信传送读/写数据中的处理之后。从而，与第一种方法相比较，可以在相对短时间的周期期间内通信传送数据分组。然而，因为第二种方法是在前述假定中的九个单位间隔期间而不是在八个单位间隔期间通信传送数据，所以第二种方法中与通信传送数据分组相关联的时序要求可能与现有系统不兼容。也就是说，在遗留存储系统希望在八个单位间隔期间接收完整的数据分组的情况中，经由九个单位间隔通信传送数据分组强行要求在发送和/或接收数据分组过程中进行一些时序调节。不兼容性问题的结果就是，与第一种方法相比较，需要更为复杂的时钟电路来实现第二种方法。

基于上文能够看出，在各种系统中通信传送数据分组的常规方法包括在数据通信的简易性、时序兼容性、协议定义、数据等待时间的考虑等等之间的重要权衡。

发明内容

意识到在通信传送可能包括补充数据的数据期间同时提供相对简单的时序图和缩短的总体数据等待时间的某些优势，本发明的所选实施例提供了一种用于在系统内通信传送数据的系统、设备以及相关方法。

在一个实施例中，本发明提供了一种能够以第一和第二运行模式运行的设备，该设备包括：存储器，其存储有效载荷数据的；补充数据计算单元，其接收有效载荷数据并提供从该有效载荷数据推导出的补充数据的；和串行转换器单元，其中在第一运行模式期间，该串行转换器单元被配置为接收有效载荷数据和补充数据，并在多个单位间隔期间经由包括所选数据带的多个数据带一起输出有效载荷数据和补充数据，其中所述补充数据是在少于全部多个单位间隔的期间内输出的，并且在第二运行模式期间，该串行转换器单元被配置为接收有效载荷数据并且在多个单位间隔期间内经由除了所选数据带之外的多个数据带输出该有效载荷数据。

在另一个实施例中，本发明提供了一种根据系统的第一或第二运行模式在多个单位间隔期间在系统中通信传送数据分组的方法，所述系统实施包括所选数据带在内的多个数据带用来通信传送数据分组，所述方法包括：关于有效载荷数据推导补充数据，在第一运行模式期间，经由除了所选数据带之外的多个数据带中的每一个通信传送有效载荷数据的各个第一部分以及补充数据的至少一位，以及经由所选数据带通信传送有效载荷数据，并且在第二运行模式期间，经由除所选数据带之外的多个数据带中的每一个通信传送有效载荷数据的第二部分。

在另一个实施例中，本发明提供了一种定义在经由包括所选数据带在内的多个数据带传输数据的系统中通信传送数据分组的方法，所述方法包括：确定在系统内是否启用了错误检测/校正(EDC)处理，并且当启用了EDC处理时，将数据分组定义为有效载荷数据和从有效载荷数据推导出的EDC数据的组合，并且将有效载荷数据的各个第一部分以及EDC的至少一位映射到除了所选数据带之外的多个数据带中的每一个上，而将附加的有效载荷数据映射到所选数据带上，并且当禁用EDC处理时，将数据分组只定义为有效载荷数据并将有效载荷数据的各个第二部分映射到除了所选数据带之外的多个数据带中的每一个上，而不将有效载荷数据映射到所选数据带上。

在另一个实施例中，本发明提供了一种可在经由包括中央数据带在内的多个数据带以第一和第二运行模式传输数据的系统内运行的半导体设备，所述设备包括：至少一行端子，包括设置在中轴上的中央端子，其中，该中央端子与中央数据带相关联，并且在第一运行模式期间而不在第二运行模式期间经由该中央端子传输有效载荷数据。

在另一个实施例中，本发明提供了一种以第一或第二运行模式运行的系统，并且包括：存储器控制器和存储器模块，被配置为经由包括所选数据带在内的多个数据带通信传送数据分组的，所述存储器模块包括多个存储器组，每个存储器组包括多个存储器设备，其中，在第一运行模式期间，所述存储器控制器被配置为定义数据分组使得有效载荷数据和从有效载荷数据推导出的补充数据经由包括所选数据带在内的多个数据带被一起通信传送，并且在第二运行模式期间，所述存储器控制器被配置为定义数据分组使得经由除了所选数据带之外的多个数据带通信传送没有补充数据的有效载荷数据。

在另一个实施例中，本发明提供了一种可在经由包括中央数据带在内的多个数据带以第一和第二运行模式通信传送数据的系统内运行的堆叠式半导体存储器设备，所述设备包括：主要存储器设备和纵向堆叠在主存储器设备上的次级存储器设备，其中主存储器设备和次级存储器设备中的每一个均包括至少一行端子，包括设置在中轴上的中央端子，其中该中央端子与中央数据带相关联以便在第一运行模式期间通信传送数据，并且在第二运行模式期间不通信传送数据或者通信传送不重要的数据。

附图说明

下面将参照附图描述本发明的实施例。贯穿附图和记载的描述，同样的附图标号和标记用于指示同样的或类似的特征。在所述附图中：

图1A至1C是示出采用不同数据通信方法的多种常规存储器系统的示意图；

图2A和2B是示出了用于常规设备和系统的、用以通信传送具有和不具有对应的补充数据的数据分组的两种方法的示意图；

图3A和3B是示出了依照本发明实施例的用于电路、设备和系统的、用以通信传送可能包括补充数据的数据的方法的示意图；

图4是示出依照本发明实施例的半导体存储器设备的方框图；

图5是示出根据本发明一个实施例的图4中半导体存储器设备中所示的串行转换器单元的例子的方框图；

图6是示出依照本发明实施例的图5中串行转换器单元中的单个串行转换器的例子的方框图；

图7A和7B分别是示出根据本发明一个实施例的、图4中所示的时钟发生器的例子的方框图以及示出图7A中所示的时钟发生器的示范性操作的相关波形时序图；

图8A和8B分别是依照本发明实施例的图6中所示的数据输出MUX的例子的方框图，以及示出图8A中所示的数据输出MUX的示范性操作的相关波形时序图；

图9A和9B分别是依照本发明实施例的图6中所示的重对准器的例子的方框图，和示出图9A中所示的重对准器的示范性操作的相关波形时序图；

图10A和10B分别是示出根据本发明一个实施例的图7A中所示的时钟发生器的第二脉冲发生器的例子的方框图，以及示出图10A中所示的第二脉冲发生器的示范性操作的相关波形图；

图11A，11B和11C是示出依照本发明实施例的图6中所示的输出MUX的例子的电路图、示出用于图11A所示的用作输出MUX的与非门的例子的电路图、以及示出图11A中所示的用作输出MUX的示范性操作的相关波形图。

图12是示出根据本发明另一个实施例的图5中所示的串行转换器单元内的另一个串行转换器的例子的方框图；

图13是示出根据本发明又一个实施例的图5中所示的串行转换器单元内的又一个串行转换器的例子的方框图；

图14是示出依照本发明实施例的图4中所示的数据输出缓冲单元的例子的方框图；

图15A和15B分别是示出在图14的数据输出缓冲单元中实现某些数据输出缓存器的一种方式的电路图，以及示出在图14的数据输出缓冲单元中实现所选择的数据输出缓存器的一种方式的电路图；

图16是示出包括一个或多个适用于利用图3中所示的方法通信传送数据的设备的存储系统的方框图；

图17是示出用于堆叠主存储器和次存储器P和S(诸如图16中所示的)的方法的示意图；

图18是进一步示出图16和17中所示的主存储器和次存储器的示范性堆叠布置的另一个示意图；以及

图19是适应结合本发明的一个或多个实施例而提供的优点的主机设备系统的总体方框图。

具体实施方式

在下文中将参照相应附图描述本发明的实施例。这些实施例是作为教导例子而存在的，而本发明的实际范围由后附的权利要求书定义。

一般说来，本发明的实施例提供了通信传送数据的系统、设备和相关方法。在一个相关方面，这些系统和/或设备可以单独通信传送有效载荷、或者有效载荷数据和相关补充数据的组合。也就是说，本发明的某些实施例并入了适用于产生和通信传送具有系统中所识别的有效载荷数据的补充数据的系统部件和/或设备功能。

补充数据可以采用许多不同的形式，包括像所选的例子，奇偶校验数据、循环冗余校验(CRC)码、检错码、或者错误检测/校正码。在本发明的某些实施例中，任何合理数目的常规算法和/或计算过程都可以应用于所识别的有效载荷数据以推导相应的补充数据。为了简洁起见，该整个补充数据类，无论是单独或者组合方式，都将被称为错误检测/校正数据或者EDC数据。

在本发明的某些实施例中，有效载荷数据或者有效载荷和补充数据都可以利用一个或多个数据分组被通信传送。可以根据一个或多个数据帧构成这些数据分组。可以根据多个数据带和以术语单位间隔表示的数据通信传送周期来定义数据帧。在本发明的一个实施例中，定义数据帧的数据带的数目可以包括一个或多个未启用的、或者有条件启用的数据带。未启用的数据带要么是不通信传送数据的数据带，要么是通信传送无关资料(以下称为“不重要数据”)的数据带。不重要数据是相对于其他系统数据随后不考虑或者不使用(或者不重点考虑或者使用)的数据。

以下在存储系统内运转的存储系统或设备的背景下描述本发明的某些实施例。存储系统的例子是被作为适应由本发明实施例所提供的优势的较宽类别的系统的示例而提出的。在本发明的某些实施例中，描述了能够不同地定义数据帧和/或数据分组以适于通信传送有效载荷数据或者有效载荷和补充数据的系统与设备。相关实施例并入了允许使用或者停用(即启用或者禁用)一个或多个EDC处理的功能。EDC处理是与EDC数据的计算、存储/检索、组合或者使用相关的任何处理。在本发明的某些实施例中或者在本发明实施例的某些运行模式中，结合一个或多个EDC处理使用EDC数据，以检测或者检测和校正有效载荷数据中的数据位错误。

图3A和3B是示出根据本发明实施例在系统内定义数据分组的不同方法的示意图。在本上下文中，术语“数据分组”指的是组织到一个通信传送周期中的、用于经由一个或多个数据带进行通信传送的任何数据集。按照上文的讨论，图3A和3B中所示的示范性数据分组是相对于以下的存储系统(即，在以下的工作假定之下)而绘制的：该存储系统经过八(8)个单位间隔的通信传送周期、经由九(9)个数据带通信传送64位有效载荷数据(例如，读/写数据)。很明显，由不同数据帧定义的其他数据分组也可以在本发明的多个实施例内使用。因为图3A和3B中所示的不同数据分组之间数据帧(即，通信传送周期和数据带数目)是固定的，所以采用本发明该实施例的存储系统可以通过非常简单的时钟电路来实现，尽管图3A和3B呈现了相对于不同运行模式而定义的具有不同数据内容的数据分组。也就是说，尽管不同的系统或设备运行模式因为不同的数据分组而有不同的数据需要，但是本发明的实施例不需要对数据帧定义和对应的数据时钟电路进行实质性的改变。

由图3A概念上示出的数据帧通信传送的数据分组包括64位有效载荷数据(d0-d63)加上8位补充数据(c0-c7)。为了便于说明，补充数据被假定为是存储系统的第一运行模式需要的。存储系统的第一运行模式利用补充数据对于有效载荷数据执行EDC处理。

相反，由图3B概念上示出的数据帧通信传送的数据分组只包括64位有效载荷数据(d0-d63)，不包括补充数据(c0-c7)。这里，补充数据不是存储系统的第二运行模式需要的。例如，当将有效载荷数据通信传送到不能对有效载荷数据执行EDC处理的系统(或者外部设备)内的遗留组件时，或者当在不可能导致数据通信错误的情况下通信传送有效载荷数据时，可以使用存储系统的第二运行模式。

尽管具有相同的数据帧，但是图3A和3B中所示的数据分组具有不同的数据内容，并且从数据内容到在存储系统内运行的组成数据带上的映射也是不同的。值得注意的是，用于通信传送每个数据分组的启用数据带的数目在第一和第二运行模式之间可以不同。具体来说，通信传送与第一运行模式(如图3A中所示那样)有关的有效载荷数据和相应补充数据使用全部九(9)个数据带，以便一起通信传送有效载荷和补充数据。换句话说，只通信传送与第二运行模式(如图3B中所示那样)有关的有效载荷数据使用九(9)个可用数据带中的八(8)个。在示出的例子中，所选择的“中央数据带”(LANE_C)在第二运行模式期间是禁用的。因此，与在第二运行模式期间所选择的中央数据带相关联的在终端、缓存器、寄存器等等上显现的任何数据，都可以考虑为不重要的数据。

在本发明的实施例内，鉴于特定系统或设备设计，或者运行模式定义，从多个可用的数据带中选择(例如，由有选择性的数据映射指定)特定数据带。在以下描述的某些实施例中，例如并入了堆叠式存储器设备的存储系统，物理上处于中央的数据带可以被指定为“所选数据带”。在本发明的其它实施例中可以相对于系统运行模式、信道特征、特定EDC图等等选择一个或多个数据带。因此，这里关于中央数据带所描述的以及所绘出的例子应该被认为是更宽类别的所选数据带的图示。相反，一个或多个所选数据带之外的数据带可以被指定为“非所选数据带”。

本领域技术人员将意识到的是，以上给出的数据带使用的概念上的图示是相对于假设的数据通信信道而绘制的。在图3A和3B中，数据通信信道包括(或者是相对于以下定义的)九(9)个不同数据带。例如，如果假定存储系统包括由具有九(9)个信号线的数据总线连接的存储器控制器和存储器设备(或者存储器模块)，那么可以容易地理解信号线和数据带之间的一对一关联。这里，术语“信号线”可以较为宽泛地理解为不仅包括印刷电路板上形成的金属线、金属线分段和/或金属迹线，而且包括任何特定系统设计所需要的有关端子、通道、驱动器、数据锁存器、寄存器等等，以便有效地将数据信号从一点通信传送到另一点。在这些实施例中，信号线可以被视为是能够在足以指示相关数据值的系统中的各点之间通信传送电压、电流、电容和/或电感的硬连线组件。

然而，本发明不局限于相对于信号线或者类似的只硬连线的组件而定义的数据带。数据带可以全部或者部分地利用常规硬连线、无线、射频(RF)、红外(IR)、和/或光学组件实现。而且，映射到特定数据带的控制、指示和数据可以全部或者部分地由主机控制器、存储系统控制器、存储器设备控制器等等中运行的固件或者软件来控制。

一般说来，在根据本发明实施例的系统内，对于将要以包括有效载荷数据或者有效载荷和补充数据的数据分组通信传送的数据的单位间隔的具体设置和/或数据带分配可以称为将数据映射到数据帧中，或者将数据映射到一个或多个数据带上。

映射可以被固化在特定系统或设备的特定硬件或者软件组织中，或者可以由系统或设备内的特定运行模式指定。

在图3A的示例中，假设数据分组内并入的补充数据是用于检测有效载荷数据中的错误的CRC码。因此，当启用相应的EDC处理(即，循环冗余校验处理)时，图3A的数据分组通信传送有效载荷数据和CRC码。在假定EDC处理被禁用的情况下，图3B的数据分组只通信传送有效载荷数据。

参见图3A，当启用EDC处理时，64位有效载荷数据和8位CRC码在数据通信周期的八(8)个单位间隔期间利用全部九(9)个数据带进行通信传送。在示出的例子中，CRC码全部是在最后的单位间隔T7期间通信传送的，但是这不是必须的。可替换地，可以在最后的两个单位间隔期间通信传送CRC码，或者在少于定义数据通信周期的全部多个单位间隔的多个单位间隔期间通信传送。如上所述，通过在靠后的数据帧中通信传送补充数据，通过将必要的计算时间与至少一部分在较早发生的单位间隔期间通信传送有效载荷数据所需要的时间相重叠，可以有效地隐藏与计算CRC码相关联的数据等待时间。另外，当EDC处理被启用时(即，当存储系统以第一运行模式运行时)，一部分有效载荷数据位(例如，d28-d35)是经由中央数据带(LANE_C)通信传送的。

依照上文，术语“中央数据带”和通信信道内的数据带有关，所述通信信道与物理上大致位于相关通信通路组中间的通信通路相关联(即，有对应的数据映射其上)。如上所述，在较宽泛的本发明的背景下，中央数据带是所选数据带的一个具体的例子。考虑上述的操作例子，可以容易地识别与排在奇数号的数据带集合相关联的中央数据带，所述排在奇数号的数据带集合与形成数据总线的排在奇数号的信号线(大于1)一一对应(即，九个数据带集合中的第五个数据带对应于九个信号线宽数据总线中的第五个信号线)。

在本上下文中，可以理解的是，虽然将数据映射到定义的数据带上是数据操作处理，但是它与实现相应通信信道的组件相关联的某些物理特性有直接的关系。因此，将数据映射到中央数据带上预设了关于多个数据带定义的通信信道包括中央数据带这样的特定假设。很明显，这样的假设将根据系统或设备内可用的信道资源而有所不同。

参见图3B，当EDC处理被禁用时，CRC码不与64位有效载荷数据相关联。相反的是，可用的九(9)个数据带中只有八(8)个用于通信传送有效载荷数据，而中央数据带并不启用(或者禁用)。例如，当中央数据带被禁用时，可以从功能上禁用或者电子地断开与将数据提供到中央数据带相关联的一个或多个输入/输出缓冲器或者数据驱动器。当禁用时，中央数据带上出现的任何数据都可以被认为是不重要的数据，或者其逻辑状态与通信传送的数据分组中其他数据的相干性不相关的数据。如图3B中所示那样，如果在第二运行模式期间缺少CRC码，那么之前经由图3A中所示的方法中的中央数据带通信传送的有效载荷数据可以在数据帧的最后的单位间隔T7期间被通信传送。

因此，从另一个角度考虑，图3A中所示的第一种方法在数据帧期间每一数据带(线0-3和线4-7)通信传送有效载荷的第一部分(例如，7个数据位)，而图3B中所示的第二运行模式在每一数据带(线0-3和线4-7)通信传送有效载荷数据的第二部分(例如，8位)。每一非中央数据带上第一和第二部分有效载荷数据之间的差异是由于在第二运行模式中没有补充数据而造成的。因此，由这些对比的例子中可以看出，可以使用不同的数据映射方法来将有效载荷数据(或者有效载荷数据和补充数据)在可用的数据带和/或给定数据帧的单位间隔之间进行分配。在该示例的和以下的其他情况中，术语“部分”(即第一和第二部分)被灵活地用于指定现有的数据位集合内任何合理识别到的数据集合(例如，子集)。因此，任意两个不同的有效载荷数据组可以被称为有效载荷数据的第一和第二部分。

图4是示出依照本发明实施例的半导体存储器设备1000的方框图。半导体存储器设备1000能够实现图3A和3B中所示的数据分组定义方法的一种或者两种都实现。因此，为了解释图4和以下的相关附图，将假定下列情况为运行的例子：在第一运行模式期间数据帧通信传送64位的有效载荷数据和8位的补充数据，而在第二运行模式期间只通信传送64位的有效载荷数据。

参见图4，半导体设备1000包括存储器1100、模式设置寄存器41、补充数据计算单位(例如，CRC计算器)1200、串行转换器单元1300和数据输出缓冲部件1400。

存储器1100至少存储有效载荷数据。在所举例说明的实施例中，假设64位读数据(d0-d63)为示范性有效载荷数据。可以利用一个或多个DRAM、SRAM、和/或闪存设备实现存储器1100。按照传统的理解，存储器1100能够识别期望的有效载荷数据块(例如，相对于外部提供的地址数据)并且将识别的有效载荷数据提供给半导体设备1000内的其他组件以及外部设备。响应于从主机控制器、存储系统控制器等等接收到的读命令，可以识别和提供所存储的有效载荷数据。一旦识别出，则有效载荷数据d0-d63被输出到补充数据计算单位1200和串行转换器单元1300。

当半导体设备1000以CRC-启用(或者第一)运行方式运行时，补充数据计算单位1100从有效载荷数据计算补充数据(例如，CRC码)。在所举例说明的实施例中，第一CRC-启用的运行方式或者第二CRC-禁用的运行方式由模式设置寄存器41提供的运行模式信号值指示的。这里，两种可能的运行模式中只有一种是利用(例如，)二进制信号值(“0”或者“1”)指示的。然而，在例如可以相对于有效载荷数据启用多个EDC处理的其中一个的情况下，可以指示两种以上的运行模式。无论模式设置寄存器41提供的运行模式信号是什么形式，都可以根据从使用诸如模式寄存器设置、熔断、和/或结合处理之类的传统技术的外部信源(例如，存储器控制器、CPU、主处理器、软件例行程序、用户定义的输入等等)接收的数据，以该运行模式信号的特性来对其定义。在图4中，运行模式信号被假定为应用于半导体存储器设备1000内的补充数据计算单位1200、串行转换器单元1300和输出数据缓冲器1400的CRC-启用信号CRC_EN。

在图4所示的例子中，当CRC-启用信号CRC_EN是“ON”，指示第一运行模式时，CRC计算器1200使用从存储器1100接收到的有效载荷数据d0-d63来推导对应的补充数据(例如，CRC码c0-c7)。当CRC启用信号CRC_EN是“OFF”，指示第二运行模式时，CRC计算器1200保持不激活以节省能量并且没有补充数据产生。

在图4所示的例子中，串行转换器单元1300直接从存储器1100接收有效载荷数据d0-d63。然而，有效载荷数据可以保存在中间数据缓存器或者存储器(未示出)中，直到串行转换器1300准备接收它。串行转换器1300也接收由补充数据计算单位1200产生的任何补充数据(例如，CRC位c0-c7)。串行转换器1300是根据运行模式配置的，以正确地将接收到的数据(有效载荷数据或者有效载荷和补充数据)映射到所定义的数据帧中。在图4所示的例子中，根据所施加的CRC-启用信号CRC_EN的值向串行转换器1300指示第一或者第二运行方式。

然后，串行转换器单元1300经由主数据总线以符合所定义的数据帧的数据带输出数据的形式输出适当的数据分组。在图4所示的例子中，主数据总线包括差分信号线DOUT[0:8]和补充信号线DOB[0:8]。然而，可以使用符合总存储器设备或者存储系统设计的任何合格的数据总线。信号线DOUT[0:8]和补充信号线DOB[0:8]可用来实现对应于如图3A和3B中所示的九(9)个数据带LANE 0-LANE 3、LANE_C和LANE-4LANE 8的九个差分信号线。也就是说，经由该类型的数据总线通信传送的补充数据值可用来利用具有提高的对信道噪声的抗扰性的差分信令技术通信传送数据分组。然而，可替换地，还可以使用常规单端信令技术和相关数据总线结构。

数据输出缓冲器部件1400可用来从串行转换器单元1300接收和保存经由主数据总线DO[0:8]和DOB[0:8]的数据带输出数据。依照上文关于数据帧尺寸和数据总线宽度的假定，数据输出缓冲器部件1400可以利用九个数据输出缓存器来实现，每个均适用于存储经由对应的差分信号线对通信传送的一位数据。因此，数据输出缓冲器部件1400可以利用差分信令技术，经由包括输出数据总线信号线DOUT[0:8]和补充输出数据总线信号线DOUTB[0:8]这样的被类似配置的输出数据总线，输出经由主数据总线DO[0:8]和DOB[0:8]接收到的数据。如前所述，这些成对的输出总线差分信号线可以与所示例子中的数据带LANE 0-LANE 3、LANE_C和LANE 4-LANE 8一一对应。另一方面，数据输出缓存器1400可以用来聚合、多路复用、和/或重新组合在将数据输出到外电路之前从串行转换器1300接收到的数据。

如图4中进一步示出的那样，时钟发生器42可用来产生一个或多个时钟信号和/或一个或多个控制信号，这些控制信号用于控制串行转换器单元1300和/或数据输出缓冲器部件1400内的数据取样和数据处理操作的时序。可替换地，这些时钟信号和/或控制信号可以从外部地提供，而不是由时钟发生器42或者模拟电路内部地产生。然而，在图4的示例中，可以相对于由时钟发生器42产生的一个或多个时钟信号和/或控制信号来控制用于构造从串行转换器单元1300通信传送到数据输出缓冲器部件1400的每个数据分组和/或从数据输出缓冲器部件1400通信传送到外电路的每个数据分组的数据帧的每个单位间隔。将在下文中更加详细地解释时钟信号、时钟方法和与时钟发生器42相关联的相关控制信号的例子。

图5是示出依照本发明实施例的图4中所示的一种可能的串行转换器单元1300的方框图。参见图5，串行转换器单元1300包括多个(例如，九个)单个串行转换器SR[0:3，C，4:8]，分别是1310至1390。多个单个串行转换器中的每一个接收由模式设置寄存器41提供的CRC-启用信号CRC_EN、由时钟发生器42产生的多个时钟信号Tclk[0:3]、由第一脉冲发生器(以下描述)提供的第一控制信号DP[0:1]、和至少有效载荷数据d0-d63的第一部分。

多个单个串行转换器SR[0:3，C，4:7]中的每一个都可以连接至输出缓冲器单元1400内的对应数据输入缓存器。在所图示的实施例中，串行转换器SR[0:3，4:7]分别对应数据带LANE[0:3，4:7]，而串行转换器SR[C]对应于图3A和3B中所示的中央数据带LANE_C。

在图5所示的例子中，由多个串行转换器SR[0:3，4:8]中的每一个依据系统/设备运行模式来接收各有效载荷数据d0-d63的各第一部分以及可能的至少一位CRC码c0-c7或者有效载荷数据d0-d63的各第二部分。有效载荷数据的其他部分(例如，不同于或者类似于施加到非所选数据带的各第一部分的数据部分)也由(所选的)串行转换器[C]在第一运行模式期间接收。例如，串行转换器SR[0]接收有效载荷数据d0-d6的各第一部分、有效载荷数据d28的各第二部分、以及至少一位CRC数据c0。在所示例子中的其他串行转换器接收图5中指示的数据。

图6是进一步示出适合于在图4和5的串行转换器单元1300内使用的单个串行转换器[0:3，4:7]的一种可能的实现方式。在图6的示例中，为了清楚起见，只示出了一个(第一)串行转换器SR[0]1310。其他串行转换器SR[1:3，4:7]可以利用类似的结构实现，并且可以很大程度上以类似于第一串行转换器SR[0]的方式运行。因此省略对其余非中央串行转换器的详细说明。然而，对于其余非中央串行转换器的实现方式或功能不同于第一串行转换器SR[0]的地方，将在下面提供一些附加说明。

参见图6，第一SR[0]包括模式多路复用(MUX)器1311、数据MUX 1312、重对准器电路1314和输出MUX 1316。模式MUX 1311从模式设置寄存器41接收运行模式信号(例如，CRC_EN)，从存储器1100接收有效载荷数据d28的第二部分，并且从补充数据计算单位1200(例如，CRC计算器)接收至少一位补充数据(例如，CRC数据)c0。响应于运行模式信号的值，模式MUX 1311将有效载荷数据d28的各第二部分或者补充数据c0的至少一位输出到数据MUX 1312。在示出的例子中，假设当CRC启用信号是“ON”时，模式MUX 1311输出CRC数据c0，而当CRC启用信号是“OFF”时，模式MUX 1311输出有效载荷数据位d28到数据MUX 1312。

数据MUX 1312接收有有效载荷数据做d0-d6的各第一部分和模式MUX 1311的输出，并且响应于第一控制信号DP[0:1]产生输出数据分组数据SGDO[0:3]。在示出的例子中，第一控制信号包括双重控制信号DP0和DP1，但是第一控制信号可以相对于例如串行转换器1310内实现的数据分组功能而在它们的特性和复杂性方面有所不同。然而，在图6所示的例子中，当其中一个第一控制信号DP0施加于数据MUX 1312时，它将输出有效载荷数据位d0-d3为输出数据组SGDO[0:3]，但是当施加另一个第一控制信号DP1时，数据MUX 1312将输出有效载荷数据d4-d6和模式MUX 1311的输出为输出数据组SGDO[0:3]。图8A示出了在串行转换器1310内实现该数据分组功能的一个可能的电路。

回到图6，重对准器1314接收由数据MUX 1312提供的输出数据组SGDO[0:3]并且相对于接收到的时钟信号Tclk[0:3]产生对应的门控输出数据组。图9示出了在串行转换器1310内实现该门控数据分组功能的一个可能的电路。

输出MUX1316从重对准器1314接收门控输出数据组GSGDO[0:3]并且在补充输出数据总线信号线DO0和DO0B处产生相应的数据带输出数据。这些补充输出数据总线信号线形成连接串行转换器1300内的单个串行转换器1310与输出缓冲器单元1400的主数据总线的一部分。在所图示的实施例中，在补充输出数据总线信号线DO0和DO0B处生成数据带输出数据是由脉冲信号发生器电路产生的第二控制信号P[0:3]控制的。这可以是提供第一控制信号的同一脉冲信号发生器，或者也可以是分离的电路。

图7A是进一步示出根据本发明一个实施例的时钟发生器42的方框图。图7B是示出时钟发生器42的示范性操作的相关波形时序图。图7A和7B中进一步示出的时钟发生器42的示例可以结合串行转换器1300内的一个或多个单个串行转换器电路1310-1390的协同控制来使用。

参见图7A，时钟发生器42可以利用常规锁相环(PLL)或者延迟锁定环(delay locked loop，DLL)电路71实现。这种电路的配置与操作很容易理解，可以在图示的实施例中使用以产生多个相位相关的时钟信号Tclk[0:3]。这里，第一时钟信号Tclk0的上升沿引起第二时钟信号Tclk1的上升沿，而第二时钟信号Tclk1的上升沿引起第三时钟信号Tclk2的上升沿，而第三时钟信号的上升沿引起第四时钟信号Tclk3的上升沿。由PLL/DLL 71提供的多个时钟信号Tclk[0:3]被施加于第二脉冲发生器(PG)72和图6的重对准器1314。

第二脉冲发生器72相对于多个时钟信号Tclk[0:3]产生第二控制信号P[0:3]并且将第二控制信号P[0:3]施加到第一脉冲发生器73和图6的输出MUX 1316。第一脉冲发生器73响应于第二控制信号P[0:3]产生第一控制信号DP[0:1]并且将第一控制信号DP[0:1]施加到图6的模式MUX 1311。

参见图7B，多个时钟信号Tclk[0:3]具有90度的各个相位偏移。第二脉冲发生器72逻辑上合并多个时钟信号Tclk[0:3]，以产生第二控制信号P[0:3]。具体来说，生成一个第二控制信号P0作为时钟信号Tclk0和Tclk3的逻辑与的结果；生成另一个第二控制信号P1作为Tclk0和Tclk1的逻辑与的结果；生成再一个第二控制信号P2作为时钟信号Tclk1和Tclk2的逻辑与的结果；生成又一个第二控制信号P3作为时钟信号Tclk2和Tclk3的逻辑与的结果。

第一脉冲发生器73相对于第二控制信号P[0:3]产生第一控制信号DP[0:1]。具体来说，其中一个第一控制信号DP0是与第二控制信号P3的每次奇数激活同步产生的，并且另一个第一控制信号DP1是与第二控制信号P3的每次偶数激活同步产生的。

图8A是进一步示出根据本发明实施例的图6中所示的数据MUX 1312的一个可能的实施例的方框图。图8B是示出图8A中所示的数据MUX 1312的示范性操作的相关波形时序图。

参见图8A，数据MUX 1312包括多个发送单元TU1-TU8和多个输出锁存器L11-L14。发送单元TU1-TU8分别接收来自存储器1100的有效载荷数据d0-d6的第一部分的数据位以及模式MUX 1311的输出，并且产生各个第一输出信号GDO-GD7。当第一控制信号DP0是逻辑高或者“ON”时，发送单元TU1-TU4将有效载荷数据d0-d3的第一部分的第一子集通信传送到输出锁存器L11-L14作为各个第二输出信号GDO、GD2、GD4和GD6。当另一个第一控制信号DP1是“ON”时，发送单元TU5-TU8将有效载荷数据d4-d6的第一部分的第二子集以及模式MUX 1311的输出通信传送到输出锁存器L11-L14作为各个第三输出信号GD1、GD3、GD5和GD7。输出锁存器L11-L14锁存从发送单元TU1-TU8接收到的数据值并且提供之前所述的输出数据组SGDO[0:3]。

参见图8B，数据MUX 1312接收有效载荷数据d0-d6的第一部分和模式MUX 1311的输出。在第一输出周期期间，数据MUX 1312响应于一个第一控制信号DP0输出有效载荷数据d0-d3的第一部分的第一子集，并且在第二输出周期期间，数据MUX 1312响应于另一个第一控制信号DP1输出有效载荷数据d4-d6的第一部分的第二子集和模式MUX 1311的输出。

图9A是进一步示出依照本发明实施例的图6中所示的重对准器1314的一种可能的例子的方框图。图9B是示出图9A中所示的重对准器1314的示范性操作的相关波形时序图。

参见图9A，重对准器1314包括上升沿触发的触发器FF11-FF16，其采样并输出输出数据组SGDO[0:3]的各个数据位，以便响应于多个时钟信号Tclk[0:3]中的对应时钟信号生成门控(gated)输出数据组GSGDO[0:3]。这里，多个时钟信号中相应的每一个都被假定为相隔90度的相位差。具体来说，第一触发器FF11接收输出数据组SGDO0的第一位并且响应于第一时钟信号Tclk0输出对应的门控输出数据组GSGDO0的第一位。第二触发器FF13接收输出数据组SGDO1的第二位并且响应于第二时钟信号Tclk1输出对应的门控输出数据组GSGDO0的第二位。第三触发器FF12接收输出数据组SGDO2的第三位并且响应于第一时钟信号Tclk0将门控响应输出到第四触发器FF15。第四触发器FF15接收该门控响应并且响应于第三时钟信号Tclk2输出对应的门控输出数据组GSGDO2的第三位。第五触发器FF14接收输出数据组SGDO3的第四位并且响应于第二时钟信号Tclk1将门控响应输出到第六触发器FF16。第六触发器FF16接收该门控响应并且响应于第四时钟信号Tclk3输出对应的门控输出数据组GSGDO3的第四位。因此，在图9A的所述实施例中，门控输出数据组GSGDO2和GSGDO3的第三和第四位各自都是通过双重触发器产生的，以确保足够的数据保存时间。

参见图9B可见，重对准器1314以门控输出数据组GSGDO[0:3]那样的顺序输出有效载荷数据d0-d6的第一部分和模式MUX 1311的输出，其中门控数据输出数据GSGDO[0:3]中的每个数据位相对于该门控输出数据组GSGDO[0:3]内的其它数据位相移转换90度。因此，有效载荷数据d0-d6的第一部分和选定的模式MUX 1311输出在重对准器1314的输出处连续可用。

图10A是进一步示出实现依照本发明实施例的图7A中所示的时钟发生器42的第二脉冲发生器72的电路的一个可能的示范性的电路图。图10B是示出图10A中所示的第二脉冲发生器72的示范性操作的相关波形时序图。

参见图10A，第二脉冲发生器72包括逻辑上合并了多个时钟信号Tclk[0:3]中的每一个的与门AND1-AND4，以产生第二控制信号P[0:3]。第一与门AND1接收时钟信号TcIk0和Tclk3并且输出第二控制信号P0；第二与门AND2接收时钟信号Tclk0和Tclk1并且输出第二控制信号P1；第三与门AND3接收时钟信号Tclk1和Tclk2并且输出第二控制信号P2；以及第四与门AND4接收时钟信号Tclk0和Tclk3并且输出第二控制信号P3。

参见图10B，相对于门控输出数据组GSGDO[0:3]中出现的数据位以及相对于输出MUX 1316输出的输出数据位DO0/DO0B示出了时钟信号Tclk[0:3]和对应的第二控制信号P[0:3]的相关时序。

图11A是进一步示出依照本发明实施例的图6中所示的输出MUX 1316的一种可能的例子的电路图。图11B是进一步示出图11A的输出MUX 1316中显示的与非输出单元1316d的一个可能的例子的电路图。图11C是示出图11A中所示的输出MUX 1316的示范性操作的相关时序图。

参见图11A，输出MUX 1316包括反相器1316a、第一和第二逻辑单元1316b和1316c、以及第一和第二与非输出单元1316d和1316e。反相器1316a包括多个反相器，其接收和反转门控输出数据组GSGDO[0:3]，并且将得到的反转的门控输出数据组GSGDO[0:3]输出到第二逻辑单元1316c。第一和第二逻辑单元1316b和1316c包括多个与逻辑门，其接收门控输出数据组GSGDO[0:3]和反转的门控输出数据组GSGDO[0:3]，并将其分别与图11A所示的第二控制信号P[0:3]逻辑上合并，以产生补充逻辑单元输出信号0-3和0B-3B。第一和第二与非输出单元1316d和1316e接收补充逻辑单元输出信号0-3和OB-3B，以产生对应的输出数据DO0和DO0B。

图11B示出了根据本发明实施例的图11A中所示的第一输出与非单元1316d的一个可能的例子。在图11B的示例中，第一输出与非单元1316d包括与非逻辑单元，其包括多个晶体管并且用于根据逻辑单元输出信号0-3计算与非函数。第二输出与非单元1316e类似地实现为根据补充逻辑单元输出信号0B-3B计算与非函数。

图11C是示出图11A中所示的第一和第二输出与非单元1316d和1316e的示范性操作的波形时序图。如在图11C中看到的那样，第一和第二输出与非单元1316d和1316e输出有效载荷数据d0-d6的第一部分和模式MUX1311的输出，并且它们的逻辑补数据与所施加的第二控制信号P[0:3]同步，如图11C的示意图中所示的各个时间波形关系所示。该得出的数据分别作为输出数据DO0和DO0B提供。

图12示出了根据本发明实施例的并且易于结合在图4的串行转换器1300内的第二单个串行转换器SR[1](图5中的1320)。图12中所示的第二单个串行转换器SR[1]的所示实施例是参照图6中所示的第一单个串行转换器SR[0]绘制的。从以下的说明中将理解它们的运行关系。它们的结构非常类似，虽然输入不同的数据(有效载荷和可能的补充数据)并且相应地产生不同输出数据。

例如，第二单个串行转换器SR[1](1320)内的数据MUX 1322接收有效载荷数据d7-d13的各个第一部分。类似地，有效载荷数据d29的各个第二部分和相应的补充数据c1将被施加到模式MUX 1321。(因此，如术语“各个”所表示的，在所举例说明的实施例中的每个单个串行转换器均接收有效载荷数据的不同的第一部分以及补充数据的不同位或者有效载荷数据的不同的第二部分)。与图6中所示的第一单个串行转换器SR[0]的运行方式相同，图12中所示的第二单个串行转换器SR[1]从第二输出数据组SGD1[10:13]和对应的第二门控输出数据组GSGD1[10:13]中生成输出数据DO1和DO1B。

从上文可以得到将数据输入到各个单个串行转换器SR[2:3，4:7]的类似理解。因此，继续所述运行的例子，表1列出了应用于图5的实施例中所示的多个单个串行转换器SR[0:3，C，4:7]的相应模式MUX的有效载荷数据的各个不同的第二部分和至少一位不同的补充数据。其中按照图3A和3B中所示的例子使用数据帧和相应的数据分组定义，作为有效载荷数据的各个第二部分应用到图5的串行转换器1300的所列数据位将由中央数据带(LANE_C)在第一运行模式期间(即，当CRC启用信号CRC_EN启用时)一起通信传送。同样在第一运行模式期间，施加到图5中的串行转换器1300的所有补充数据由非中央数据带LANE[0:3，4:7]在数据帧的最后单位间隔期间一起通信传送。

表1

相对地，在第二运行模式期间，施加于图5中的串行转换器1300中的非中央串行转换器的有效载荷数据的各个第二部分分别由非中央数据带LANE[0:3，4:7]输出。在第二运行模式期间中央数据带LANE[C]的输出被禁用或者视为不重要的数据。

图13示出了可用来实现与中央数据带(图5中的1350)相关联的单个串行转换器SR[C]的电路的一个可能的例子。中央串行转换器SR[C]包括其他的逻辑门1357、1358和1359以及数据MUX 1352、重对准器1354和输出MUX 1356。中央串行转换器SR[C]还包括多个输入MUX 1351M[1:8]而不是模式MUX 1311。其他的逻辑门1357、1358和1359被分别用于当半导体存储器设备1000处于第二运行模式时(即，当CRC-启用信号CRC_EN是“OFF”时)禁用数据MUX 1352、重对准器1354和输出MUX 1356。在图13示出的例子中，这些其他的逻辑门1357、1358和1359分别将运行模式信号(例如，CRC_EN)与第一控制信号DP[0:1]、多个时钟信号Tclk[0:3]、或者第二控制信号P[0:3]合并，以控制启用/禁用功能。

多个输入MUX 1351接收有效载荷数据d28-d35的各个第二部分中的每一个以及参考电压电平，诸如地电压。当来自模式设置寄存器41的模式运行信号被启用时(即，当CRC-启用信号CRC_EN是“ON”时)，多个输入MUX输出有效载荷数据d28-d35的各个第二部分，并且数据MUX 1352、重对准器1354和输出MUX 1356能够像图6的第一串行转换器SR[0]中的相应部件1312、1314和1315那样运行。否则，当模式运行信号被禁用时(即，当CRC-启用信号CRC_EN是“OFF”时)，多个输入MUX 1351输出基准电压，并且数据MUX 1352、重对准器1354和输出MUX 1356被禁用。

图14是进一步示出根据本发明实施例的图4中所示的数据输出缓冲器部件1400的一个可能的例子的方框图。在图14的示例中，数据输出缓冲器部件1400包括九(9)个数据输出缓存器DOBU[0:3，C，4:7]，其中每个都接收所施加的偏置信号VBIAS和从输出数据总线信号线DO[0:8]和DOB[0:8]的相应信号线对上的串行转换器单元1300输出的相应补充信号对{DO[0:3，C，4:7]和DOB[0:3，C，4:7]}。例如，数据输出缓存器DOB0接收偏置信号VBIAS和由信号线DO0和DOB0等等上的串行转换器单元1300输出的补充信号对。

另外，中央数据输出缓存器DOB[C]还接收运行模式信号(即，CRC-启用信号，CRC_EN)。当CRC-启用信号CRC_EN是“OFF”时，中央数据输出缓存器DOB[C]被禁用，从而使得信号线DOC和DOBC上出现的信号要么不被输出，要么随后被视为是只作为不重要数据提供的。

图15A是示出了实现图14中所示的每一个数据输出缓存器DOB[0:3，4:7]的一个可能的电路的电路图。图15B是示出了实现图14中所示的中央数据输出缓存器DOB[C]的一个可能的电路的电路图。为了说明的目的，假定图15A的电路图对应于数据输出缓存器DOB[0](在图14中标记为1410)。数据输出缓存器DOB[1:3，5:8]可以具有与数据输出缓存器DOB[0]基本上相同的结构和功能，因此将不包括对这些数据输出缓存器的附加说明。只在这些非中央数据输出缓存器之间各个数据输入和输出有所不同。

参见图15A，数据输出缓存器DOB[0]包括由VBIAS控制的并且连接在节点11和地之间的N型金属氧化物半导体(NMOS)晶体管MN3。镜像P型金属氧化物半导体(PMOS)晶体管MP1和MP2通常由所施加的地电压进行门控制，并且并联在电源电压VDD与节点11之间。电阻R1载入PMOS晶体管MP1的输出并且连接在PMOS晶体管MP1和补充输出数据节点NO1(DOUTOB在此处可见)之间。NMOS输入数据晶体管MN1连接在输出数据节点NO1与节点N11之间并且接收数据带输出数据DO0。电阻R2载入PMOS晶体管MP2的输出并且连接在PMOS晶体管MP2和输出数据节点NO2(DOUT0在此可见)之间。NMOS输入数据晶体管MN2连接在输出数据节点NO2与节点N11之间并且接收补充线输出数据DO0B。利用该电路，来自单个串行转换器SR[0:3，4:7]的线输出数据DO0和DO0B可用来根据线输出数据DO0和DO0B的各个逻辑电平利用电源电压VDD或者接地来驱动对应的输出数据总线信号DOUT0和DOUTB。

如图15B所示，中央数据输出缓存器DOB[C]包括由偏压VB控制并且连接在节点12和地之间的NMOS晶体管MN6。镜像PMOS晶体管MP3和MP4通常由所施加的地电压进行门控制，并且并联在电源电压VDD与节点12之间。电阻R3载入PMOS晶体管MP3的输出并且连接在PMOS晶体管MP3和补充输出数据节点NO3(DOUTCB在此处可见)之间。NMOS输入数据晶体管MN4连接在输出数据节点NO3与节点N12之间并且接收中央数据带输出数据DOC。电阻R4载入PMOS晶体管MP4的输出并且连接在PMOS晶体管MP4和输出数据节点NO4(DOUTC在此处可见)之间。NMOS输入数据晶体管MN5连接在输出数据节点NO2与节点N12之间并且接收补充数据带输出数据DO0B。

通过将VBIAS施加到由CRC_EN及其逻辑补码控制的传输门TG1来提高施加到NMOS晶体管MN6的栅极的偏压VB。传输门TG1的输出在节点VB处可见。逻辑补码还被施加到连接在节点VB和地之间的NMOS晶体管MN7。

因此，中央数据输出缓存器DOB[C]除了下面的区别之外与数据输出缓存器DOB[0]类似：在中央数据中心输出缓冲器DOB[C]中，当运行模式信号CRC-启用信号CRC_EN是“OFF”时，偏压VBIAS从电路断开，从而使得输出总线信号线DOUT0和DOUTB如上述的那样不被驱动。换句话说，当CRC-启用信号CRC_EN是“OFF”时，中央数据输出缓存器DOB[C]被禁用。否则的话，当CRC-启用信号CRC_EN是“ON”时，中央数据输出缓存器DOB[C]类似于其它数据输出缓存器(例如，图14中的DOB[0])运行。

在图15B的示例中，通过连接在偏压VBIAS和NMOS晶体管MN6之间的传输门TG1，偏压VBIAS在数据输出缓冲电路内被断开。当CRC-启用信号CRC_EN是“ON”时，NMOS晶体管MN6的栅极通过NMOS晶体管MN7接地，该NMOS晶体管MN7由反转型的CRC-启用信号CRC_EN激活。

上文已经在这样的背景下描述了实施例，其中结构和功能特征与足以启用数据通信协议的存储器设备相关联，所述数据通信协议符合例如关于图3A和3B所描述的数据帧和数据分组定义。通过该讨论，本领域技术人员将进一步意识到，相应的结构和/或操作特征将存在于根据本发明实施例配置的存储系统内的符合要求的存储器控制器中。例如，常规存储器控制器可以利用软件或者固件重新编程以实现必要特征。在必要时，可以按照上文配置存储器控制器内的输入输出总线和有关电路。

扩展上述教导，能够在结合了一个或多个存储器模块的存储系统和/或结合了一个或多个堆叠式半导体存储器设备的存储系统内实现由本发明实施例提供的某些优势。

图16是示出包括存储器模块1602的存储系统1600的总体方框图，其中存储器模块1602结合多个存储器设备和相关的存储器控制器1601。此类型的存储系统可以按照上述实施例的方式通信传送读/写数据。也就是说，按照参照图3描述的例子所示的方法的数据帧和数据分组定义可以在结合了一个或多个存储器模块1602的存储系统1600的背景下使用。

存储器控制器1601可以是常规的基本结构，只要结构和相应数据通信协议可以配置为启用本发明的实施例。类似地，存储器模块1602的实现方式也可以是常规的。存储器模块可以利用多个单个存储器设备实现，其中每一个均符合上述讨论的可能的半导体存储器设备。

总存储器模块1602包括多个存储器组，其中每个存储器组包括主存储器“P”和次级存储器“S”。每个主存储器P包括一个或多个输入端口(例如，IN1，IN2)和/或一个或多个输出端口(例如，Out1，Out2)。每个次级存储器S包括一个或多个输入端口(例如，IN1′，IN2′)和/或一个或多个输出端口(例如，Out1′，Out2′)。

在图16的示例中，每个次级存储器S可以堆叠在相应主存储器P的顶部上。每个主存储器P适于直接从存储器控制器1601经由CAWD总线(标记“CAWD”)接收包括命令、地址和写数据(合称为“CAWD”数据)的信息。一般说来，CAWD数据可以包括命令、地址和/或与在主存储器P或者次级存储器S任一个中存储的写数据相关联的数据。CAWD数据通过其相应的主存储器P被通信传送到次级存储器S。响应于命令从主存储器P中取出的任何有效载荷数据(例如，读数据)经由内部读数据总线(被标记为“RD”)被通信传送到相应的次级存储器S，并且从主存储器P或者次级存储器S中取出的任何有效载荷数据经由外部读数据总线(被标记为“eRD”)被通信传送到存储器控制器1601。

根据在存储器控制器1601和存储器模块1602之间、或者主存储器和次级存储器P和S之间的通信信道中出现的错误的相似性，(例如，CRC码)可以利用图3中所示的类似方法，经由这些信道将EDC数据连同从主存储器P或者次级存储器S中取出的有效载荷数据一起通信传送。例如，当有效载荷数据经由外部读数据总线“eRD”通信传送到存储器控制器1601时可能出现数据错误。

在通过该特定实施例的数据流的一个例子中，读数据(一种可能的有效载荷数据类型)可以经由第二输出端口“Out2”从主存储器P通信传送到相应的次级存储器S，CAWD数据(另一种可能的有效载荷数据类型)可以经由第一输出端口“Out1”从主存储器P通信传送到次级存储器S，以及读数据(又一种有效载荷数据类型，即，相同的读数据不同的信道条件)可以经由第二输出端口“Out2”从次级存储器S通信传送到存储器控制器1601。因此，诸如图4中所示的那些串行转换器和数据输出缓存器可以与主存储器P或者次级存储器S中的一个或多个输出和输入端口相关联。

沿这些线路，图17是可以用来实现与主存储器P和/或次级存储器S相关联的多个I/O端口的输入/输出(I/O)端子的示范性设置的示意图。更具体来讲，对称的I/O端子集合可以横向地平行于半导体设备的第一中轴并且围绕“中轴”(即，正交于第一中轴的半导体设备的第二中轴)设置。与半导体设备(例如，IN1、IN1′、Out1、Out1′、Out2和Out2′)相关联的每一个I/O端口可以利用一个或多个I/O端子实现。在该设置的背景下，第一横向距离L1基本上等于沿关于中轴相反方向L2的第二横向距离。对于每个I/O端子设置来说，诸如如上所述的那些与中央数据带相关联的中央端子“C”或者“C′”，可以置于中轴上。当然，与关于操作模式而启用/禁用的特定数据带相关联的端子可以设置在I/O端子中的任何地方。然而，在结合了堆叠式存储器设备的本发明某些实施例中，优选的是将与所选数据带相关联的端子设置于堆叠式半导体设备的中轴上。

在图17的背景下，所示的半导体设备可以实现为具有分别通过信号线焊点而形成的“端子”的芯片，或者实现为用于输入/输出数据信号的封装设备元件(例如，连接盘和焊接球组合)。用于芯片实现方式级别和封装实现方式级别的各种不同的端子类型都是本领域众所周知的。在这两种实现方式级别的其中一个中，本发明的多个实施例可以包括中央端子(即中央焊盘或者中央焊接球，C和C′)，其置于中轴上，并且如上所述与中央数据带定义相关联。其他端子称为非中央端子。

在图16和17中所示的特定例子中，用于主存储器设备P和次级存储器设备S中任意一个的第一输入端口(IN1)可以利用第一组(例如，六个)端子((A0-A5)实现，所述端子与示范性数据分组中包含的CAWD数据的通信传送相关联。可以从存储器控制器1601或者另一个存储器设备接收CAWD数据。相对地，用于主存储器设备P中任意一个的第二输入端口(IN2)可以利用第二组(例如，九个)端子(P0-P7和C)实现。当存储器设备是次级存储器时，第二输入端口(IN2)可用来从另一个存储器设备接收分组数据。

以同样的方式，用于主存储器设备的第一输出端口(Out1)可以利用能够将CAWD信息从主存储器设备通信传送到另一个存储器设备(例如，次级存储器设备)的第一组端子(A0′-A5′)实现，而用于主存储器设备P的第二输出端口(Out2)可以利用第二组端子(P0′-P7′和C′)实现。第二输出端口(Out2)可用来将有效载荷数据从主存储器设备通信传送到另一个存储器设备(例如，次级存储器设备)。

图17示出了根据本发明实施例的半导体存储器设备的示范性端子布局。该布局可以用于图16的存储系统中所示的一个或多个主存储器设备或次级存储器设备。例如，如果图17的端子布局对应于主存储器设备，那么IN2(P0-P7)端口被禁用。然而，如果图17的端子示意图对应于次级存储器设备，那么OUT1(A0′-A5′)端口被禁用。

当然，本发明的多个实施例内的I/O端子的数量以及布局会随总线、数据分组定义等等而有所不同。然而，与经由中央数据带通信传送的数据相关联的中央I/O端子(例如，C和C′)可以以符合如上所述的系统的方式运行。也就是说，可以关于如上所述的中轴而有利地进行布置包括中央I/O端子(和相关的I/O端口)的I/O端子，该中央I/O端子相对于运行模式信号(例如，CRC模式启用/禁用信号)的启用/禁用状态通信传送有效载荷数据或者有效载荷和补充数据。

图18是示出根据本发明实施例的主存储器设备和对应次级存储器设备的设置的概念上的布置图。主存储器设备P和次级存储器设备S以堆叠的方式设置在存储器模块上。然而，次级存储器设备S以180°翻转使得各个第一和第二输入端口(IN1′和IN2′)垂直地置于主存储器设备P的第一和第二输出端口(Out1和Out2)之上。而且，主存储器设备和次级存储器设备的各自中轴也是纵向对齐的。依照此方式，连接信号线长度被最小化，从而控制不利的信号线影响，诸如数据时序偏离、噪声、信号延迟等等。

在上文中已经假定，图18中所示的堆叠设置包含结构上类似的主存储器和次级存储器。方向标记“F”被包括在每个堆叠式存储器设备上，以指示其相对方向。如上所述，次级存储器设备S在被堆叠到主存储器设备P上之前旋转180°。

在主存储器设备和次级存储器设备的某些设置中，可能不需要“标准端口配置”中所提供的一个或多个输入/输出端口或者一个或多个I/O端子。例如，在图18所示的例子中不使用虚线表示的I/O端子。也就是说，不使用主存储器设备P上的第二输入端口(IN2)和次级存储器设备S的第一输出端口(Out1′)。

如从图18可以看出的那样，每个堆叠的芯片可以包括输入和输出端子，标记为P0-P7、“C”P0′-P7′和“C′”。这些端子的布局可以被考虑到根据具有多个数据带的定义的数据帧映射定义的数据分组内的数据期间之内。在图3中所示的方法只是关于这一点的起点。例如，可以为经由半导体存储器设备的I/O端口和组成的I/O端子通信传送有效载荷数据或者有效载荷和补充数据的多个数据带集合定义多个“中央”数据带。

尽管在图16-18中所示的例子中已经假定单侧的信号I/O端子，但是可替换地，可以相对于一对差分信号I/O端子定义每个数据带，以便于在包括堆叠式存储器设备的存储系统中差分传信。另外，尽管图18中只示出了两个堆叠式存储器设备，但是存储器模块上提供的每个存储器组都可以是通过堆叠多个存储器设备而形成的，每个交替地在另一个上面旋转180度，以使得它们各自的I/O端口是彼此对准的。

上述的任一项实施例都可以在许多不同类型主机设备中得到应用。图19是本发明一个或多个实施例可以在其中获得应用的通用计算机系统。计算机系统100构建在逻辑平台周围，该平台从概念上被划分为三(3)块；中央处理器102、系统控制器110和相关联的存储器控制器14。系统控制器110和存储器控制器14可以实现为独立的集成电路或者芯片。超高速缓冲存储系统126通常与这三(3)个主要计算逻辑块相关联。分别属于处理器102、系统控制器110和存储器控制14的计算逻辑和控制功能可以容易地聚合到一个逻辑平台中。然而，现代计算机系统中硬件资源如此专业化使得整体功能可以更好地由独立的、协同处理的平台提供。

通常来说，系统控制器110引导数据和控制信号通信量，其控制到输入设备114(例如，鼠标、键盘等等)、输出设备116(打印机、电信端口等等)以及一个或多个大容量数据存储设备118(例如，CD驱动，HDD等等)的接入。到这些外围设备的接口可以通过一个或多个扩展总线(例如，PCI总线、PCI express、Hyper-transport、Fire-wire等等)的运行而实现。

系统控制器110也可以用于通过相关联的存储器控制器14控制对主读写存储器的接入。为了该例子的目的，图19的存储器控制器14可以依照与关于图16的存储器控制器1601所描述的方式类似的方式来实现和运行。多个数据总线(见例如图1)30和32连接存储器控制器14与多个SDRAM存储器设备20和26。关于这一点，为了清楚起见，只示出了一个主存储器20和对应的次级存储器26。

图19中的读总线32相当于图16中所示的输出总线eRD。图19中的数据总线130和134指示以符合图16-18中所示的实施例的方式的、主存储器20和次级存储器26之间的输入和输出端口连接。

当结合符合本发明实施例的存储器设备和/或存储系统时，图19的通用计算机系统能够灵活地结合一个或多个例如与通信传送读/写数据有关的EDC处理而不损失回溯兼容性。例如，一个或多个输入设备114或者输出设备116可以是能够EDC或者不能够EDC的。可替换地，一个或多个输入设备114或者输出设备116可以使用与其他系统部件相比具有不同时序要求的不同数据分组形式。在这种情况下，常规存储器系统会只向处理器102(及其组成软件)提供一个符合多种外围设备的最低通用兼容共同特性的数据通信选项。否则的话，处理器102将需要数据分组重新格式化和/或重新计时，从而降低总体系统性能。

然而，结合了符合本发明实施例的存储器设备和/或存储器控制器的存储系统提供了如上所述的数据分组定义灵活性。使用逐个模式的运行差别，可以提供具有不同数据争夺(可能包括EDC数据)的不同数据分组。

上述实施例是作为教导例子而公开的，而本发明的范围由后附的权利要求书定义。因此，本领域技术人员将理解，在不脱离权利要求书的范围的情况下可以对上述实施例进行各种修改。

Claims (49)

1.一种能够以第一和第二运行模式运行的设备，所述设备包括：

存储器，其存储有效载荷数据；

补充数据计算单元，其接收有效载荷数据并且提供从有效载荷数据推导出的补充数据；以及

串行转换器单元，其中，在第一运行模式期间，该串行转换器单元被配置为接收有效载荷数据以及补充数据，并且在多个单位间隔期间经由包括所选数据带在内的多个数据带一起输出该有效载荷数据和补充数据，其中，该补充数据是在少于全部多个单位间隔的期间内输出的，以及

在第二运行模式期间，该串行转换器单元被配置为接收有效载荷数据并且在多个单位间隔期间经由除了所选数据带之外的多个数据带输出该有效载荷数据，

其中，所述补充数据与关于所述有效载荷数据而执行的错误检测/校正处理相关联，并且

其中，所述第一运行模式是启动错误检测/校正处理时的操作模式，并且所述第二运行模式是禁用错误检测/校正处理时的操作模式。

2.如权利要求1所述的设备，还包括：

模式设置寄存器，其将指示第一运行模式或第二运行模式的运行模式信号提供到所述补充数据计算单元以及所述串行转换器单元。

3.如权利要求1所述的设备，其中，所述补充数据包括循环冗余码。

4.如权利要求1所述的设备，其中，所述串行转换器单元包括多个非所选串行转换器和所选串行转换器，

其中，在第一运行模式期间，多个非所选串行转换器中的每一个被配置为接收有效载荷数据的各个第一部分和至少一位补充数据并且输出相应的第一输出数据组，而所选串行转换器被配置为接收和输出有效载荷数据；以及

在第二运行模式期间，多个非所选串行转换器中的每一个被配置为接收有效载荷数据的各个第一部分和有效载荷数据的各个第二部分并且输出相应的第二输出数据组，而所选串行转换器被配置为不接收有效载荷数据或者输出不重要的数据。

5.如权利要求4所述的设备，其中，所述所选串行转换器是布置在多个非所选串行转换器中的中央串行转换器。

6.如权利要求4所述的设备，其中，所述有效载荷数据的各个第二部分和至少一位补充数据各自分别由相同数目的数据位组成。

7.如权利要求4所述的设备，其中，所述多个非中央串行转换器中的每一个均包括：

模式多路复用器，其被配置为接收至少一位补充数据、有效载荷数据的各个第二部分、和运行模式信号，并且还被配置为响应于所述运行模式信号输出所述至少一位补充数据或者所述有效载荷数据的各个第二部分；以及

数据多路复用器，其被配置为从所述存储器接收有效载荷数据的各个第一部分以及所述模式多路复用器的输出，并且还被配置为输出所述第一输出数据组或者所述第二输出数据组。

8.如权利要求7所述的设备，其中，多个非所选串行转换器中的每一个还包括重对准器，其接收所述第一和第二输出数据组其中一个和多个时钟信号，并且分别产生门控第一输出数据组或者门控第二输出数据组。

9.如权利要求8所述的设备，其中，多个串行转换器中的每一个还包括输出多路复用器，其接收所述门控第一输出数据组或者门控第二输出数据组并且生成相应的数据带输出数据。

10.如权利要求9所述的设备，其中，所述数据带输出数据是作为差分信号数据由所述输出多路复用器生成的。

11.如权利要求9所述的设备，其中，所述多个串行转换器中的每一个与所述多个数据带中的一个一一对应。

12.如权利要求1所述的设备，其中，所述多个数据带包括奇数数目的数据带并且所述多个单位间隔包括偶数数目的单位间隔。

13.一种根据系统的第一或者第二运行模式在多个单位间隔期间在系统中通信传送数据分组的方法，所述系统实施包括所选数据带和多个非所选数据带的多个数据带用以通信传送所述数据分组，所述方法包括如下步骤：

关于有效载荷数据推导补充数据；

在第一运行模式期间，经由多个非所选数据带中的每一个通信传送有效载荷数据的各个第一部分和至少一位补充数据，以及经由所选数据带通信传送有效载荷数据；以及

在第二运行模式期间，经由多个非所选数据带中的每一个通信传送有效载荷数据的各个第一部分和各个第二部分，而不经由所选数据带通信传送有效载荷数据，

其中，所述补充数据与应用于系统中的有效载荷数据的错误检测/校正处理相关联，并且

其中，所述第一运行模式是启动错误检测/校正处理时的操作模式，并且所述第二运行模式是禁用错误检测/校正处理时的操作模式。

14.如权利要求13所述的方法，其中，所述系统包括奇数号的多个数据带并且所选数据带是中央数据带。

15.如权利要求13所述的设备，其中，所述多个单位间隔包括偶数数目的单位间隔。

16.如权利要求13所述的方法，其中，所述补充数据是在少于全部多个单位间隔期间通信传送的。

17.如权利要求15所述的方法，其中，所述补充数据是在多个单位间隔中至少最后的单位间隔期间通信传送的。

18.如权利要求13所述的方法，其中，所述补充数据包括循环冗余码。

19.如权利要求13所述的方法，其中，所述有效载荷数据的各个第一部分小于有效载荷数据的第二部分。

20.如权利要求13所述的方法，其中，所述系统包括存储器设备，所述存储器设备包括存储有效载荷数据的存储器和接收由该存储器设备传输的数据分组的存储器控制器。

21.如权利要求20所述的方法，其中，所述补充数据与应用于有效载荷数据的错误检测/校正处理相关联，并且所述方法还包括在所述存储器设备和存储器控制器的至少一个中执行错误检测/校正处理。

22.一种定义在系统中通信传送的数据分组的方法，所述系统经由包括所选数据带和多个非所选数据带在内的多个数据带传输数据，所述方法包括如下步骤：

确定是否在系统内启用了错误检测/校正(EDC)处理；以及

当EDC处理被启用时，定义数据分组为有效载荷数据和从该有效载荷数据推导出的EDC数据的组合，并且将有效载荷数据的各个第一部分和至少一位EDC映射到多个非所选数据带中的每一个上，而有效载荷的附加部分映射到所选的数据带上；以及

当EDC处理被禁用时，定义数据分组仅为有效载荷数据并且将有效载荷数据的各个第一部分和各个第二部分映射到多个非所选数据带中的每一个上，并且不将有效载荷数据映射到所选数据带上。

23.如权利要求22所述的方法，其中，所述系统包括奇数号的多个数据带并且所选数据带是中央数据带。

24.如权利要求22所述的方法，其中，当EDC处理被启用时，映射到所选数据带上的有效载荷数据的附加部分大于映射到多个非所选数据带上的有效载荷数据的各个第一部分。

25.如权利要求22所述的方法，其中，所述系统包括奇数号的多个数据带并且所选数据带是中央数据带。

26.如权利要求22所述的方法，其中，所述系统包括存储器设备，所述存储器设备包括存储有效载荷数据的存储器和从该存储器设备接收数据分组的存储器控制器。

27.一种可在经由包括中央数据带在内的多个数据带以第一和第二运行模式传输数据的系统内运行的半导体设备，所述设备包括：

至少一行端子，包括设置在中轴上的中央端子，其中该中央端子与中央数据带相关联，并且在第一运行模式期间而不在第二运行模式期间经由该中央端子传输有效载荷数据，

其中，所述第一运行模式是启动错误检测/校正处理时的操作模式，并且所述第二运行模式是禁用错误检测/校正处理时的操作模式。

28.如权利要求27所述的设备，还包括：

模式设置寄存器，其提供指示第一运行模式或者第二运行模式的运行模式信号。

29.如权利要求27所述的设备，其中，所述至少一行端子还包括以对称配置设置在所述中央端子周围的多个非中央端子。

30.如权利要求29所述的设备，其中，所述多个端子中多个非中央端子中的每一个与除了中央数据带之外的多个数据带之一相关联。

31.如权利要求27所述的设备，还包括分别利用多个端子中的至少一个实现的多个输入/输出(I/O)端口。

32.如权利要求31所述的设备，其中，所述至少一行端子包括第一行端子和第二行端子，所述第一行端子包括设置在中轴上的第一中央端子，所述第二行端子与第一行端子分离并且与第一行端子并行设置并且包括设置在所述中轴上的第二中央端子，

其中，所述多个I/O端口包括利用从第一行端子中选出的端子实现的至少一个输入端口和利用从第二行端子中选出的端子实现的至少一个输出端口。

33.如权利要求32所述的设备，其中，所述第一行端子中的端子与第二行端子中的端子一对一对镜像。

34.一种以第一或者第二运行模式运行的系统，并且包括：

存储器控制器和存储器模块，被配置为在多个单位间隔期间经由包括所选数据带和多个非所选数据带在内的多个数据带通信传送数据分组，所述存储器模块包括多个存储器组，每个存储器组包括多个存储器设备；

其中，在第一运行模式期间，所述存储器控制器被配置为定义数据分组，以使得有效载荷数据以及从该有效载荷数据推导出的补充数据经由包括所选数据带在内的多个数据带被一起通信传送，其中，所述补充数据是在少于全部多个单位间隔的期间内输出的，以及

在第二运行模式期间，所述存储器控制器被配置为定义数据分组，以使得没有补充数据的有效载荷数据经由除了所选数据带之外的多个数据带被通信传送，

其中，所述补充数据与由至少一个存储器控制器和多个存储器设备中的至少一个关于有效载荷数据执行的错误检测/校正处理相关联，并且

其中，所述第一运行模式是启动错误检测/校正处理时的操作模式，并且所述第二运行模式是禁用错误检测/校正处理时的操作模式。

35.如权利要求34所述的系统，其中，所述多个数据带包括奇数数目的数据带并且多个单位间隔包括偶数数目的单位间隔。

36.如权利要求34所述的系统，其中，所述多个存储器设备中的每一个包括：

存储器，其存储所述有效载荷数据；

补充数据计算单元，其接收所述有效载荷数据并提供补充数据；以及

串行转换器单元，其中，在第一运行模式期间，该串行转换器单元被配置为接收有效载荷数据以及补充数据，并且经由包括所选数据带在内的多个数据带一起输出有效载荷数据和补充数据，以及

在第二运行模式期间，所述串行转换器单元被配置为接收有效载荷数据并经由除了所选数据带之外的多个数据带输出该有效载荷数据。

37.如权利要求36所述的系统，其中，所述多个存储器设备中的每一个还包括模式设置寄存器，其提供指示第一运行模式或者第二运行模式的运行模式信号到所述补充数据计算单元以及所述串行转换器单元。

38.如权利要求34所述的系统，其中，所述补充数据包括循环冗余码。

39.如权利要求34所述的系统，其中，所述多个存储器组中的每一个包括主存储器设备和堆叠在主存储器上的相应次级存储器设备，并且所选数据带是中央数据带。

40.如权利要求39所述的系统，其中，所述主存储器设备和次级存储器设备各自具有基本上相同的输入/输出(I/O)结构，包括：

多个输入端子，包括与中央数据带相关联、并且设置在横向划分I/O结构的中轴上的中央输入端子，其中每一个输入端子对应于多个数据带之一；以及

多个输出端子，包括与中央输出数据带相关联、并且设置在中轴上的中央输出端子，其中每一个输出端子对应于多个数据带之一。

41.如权利要求40所述的系统，其中，所述多个输入端子和多个输出端子以对称配置设置在中轴周围。

42.如权利要求41所述的系统，其中，所述次级存储器设备以相对于主存储器设备旋转180度的方向堆叠在主存储器设备上，以使得次级存储器设备的输出端子与主存储器设备的输入端子纵向对准、次级存储器设备的输入端子与主存储器设备的输出端子纵向对准、以及主存储器设备的中央输出端子与次级存储器设备的中央输入端子纵向对准。

43.如权利要求34所述的系统，还包括：

处理器，其控制系统的总体运行；

系统控制器，其与存储器控制器相关联并且控制到至少一个外围设备的接入，

其中，响应于从至少一个处理器和所述系统控制器接收到的命令，所述存储器模块与所述存储器控制器所接入的读/写存储器相关联。

44.一种可在经由包括中央数据带在内的多个数据带以第一和第二运行模式通信传送数据的系统内运行的堆叠式半导体存储器设备，所述设备包括：

主存储器设备和纵向堆叠在该主存储器设备上的次级存储器设备；

其中，所述主存储器设备和次级存储器设备中的每一个均包括含有设置在中轴上的中央端子的至少一行端子，其中所述中央端子与中央数据带相关联以便在第一运行模式期间通信传送数据，并且在第二运行模式期间不通信传送数据或者通信传送不重要的数据，

其中，所述第一运行模式是启动错误检测/校正处理时的操作模式，并且所述第二运行模式是禁用错误检测/校正处理时的操作模式。

45.如权利要求44所述的设备，其中，所述至少一行端子还包括以对称配置设置在中央端子周围的多个非中央端子。

46.如权利要求45所述的设备，其中，所述多个端子中的每一个对应于多个数据带之一。

47.如权利要求46所述的设备，还包括：

多个输入/输出(I/O)端口分别利用多个端子中的至少一个实现，其中至少一行端子包括第一行端子和第二行端子，所述第一行端子包含设置在中轴上的第一中央端子，所述第二行端子包含设置在中轴上的第二中央端子，

其中，多个I/O端口包括利用从第一行端子中选出的端子实现的至少一个输入端口和利用从第二行端子中选出的端子实现的至少一个输出端口。

48.如权利要求45所述的设备，其中，主存储器设备和次级存储器设备各自都具有基本上相同的输入/输出(I/O)结构，包括：

多个输入端子，包括设置在中轴上、横向地划分I/O结构的中央输入端子，其中每一个输入端子对应于多个数据带之一；以及

多个输出端子，包括设置在中轴上的中央输出端子，其中每一个输出端子对应于多个数据带之一。

49.如权利要求48所述的设备，其中，所述次级存储器设备以相对于主存储器设备旋转180度的方向堆叠在主存储器设备上，以使得次级存储器设备的输出端子与主存储器设备的输入端子纵向对准、次级存储器设备的输入端子与主存储器设备的输出端子纵向对准、以及主存储器设备的中央输出端子与次级存储器设备的中央输入端子纵向对准。

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