JP5283393B2 - メモリシステム及びそのシステムの命令の取扱方法 - Google Patents

Description

本発明は、メモリシステム及びそのメモリシステムの命令の取扱方法（Ｍｅｍｏｒｙ ｓｙｓｔｅｍ ａｎｄ ｃｏｍｍａｎｄ ｈａｎｄｌｉｎｇ ｍｅｔｈｏｄ）に関するものである。

メモリシステムの概念は、現在のデジタルデータの伝送、保存及び回復を可能にする多様な回路及びかかる制御方法を含む。メモリシステムはコンピュータシステム及び類似の計算ロジッグプラットフォームに係る。現在、セルラーホンから自動車及び冷蔵庫に至るまで多くのホスト消費製品は複雑度を可変するメモリシステムを含む。

一般的なメモリシステムの概念図を図１に示す。図１を参照すると、一般に、メモリシステムでは、メモリ２はチャネル３を介してメモリ制御器１から受信されたデータを保存するために提供される。
メモリ２は、動作特性において揮発性または不揮発性とすることができる。揮発性メモリは、パワーがメモリに印加される間だけに保存されるデータを保有する。動的半導体メモリ装置（ＤＲＡＭ）及び静的半導体メモリ装置（ＳＲＡＭ）は揮発性メモリとしてよく知られている。一方、不揮発性メモリはパワーが印加されなくても保存されたデータを保有する能力を有する。フラッシュメモリは不揮発性メモリの代表的な一例である。

メモリ形態及びその保存能力に関係なく、メモリは典型的にある種類のメモリ制御器に係ることになる。図１に示すメモリ制御器１は、一般的なプロセッサまたは制御器、直接メモリアドレス（ＤＭＡ）制御器、ホスト装置中央処理部（ＣＰＵ）、データスイッチまたは伝送要素などを含む多くの他の形態を有することができる。メモリ制御器１は、あらゆる可変的な形態において、追加機能に関係なく、基本的な適切な機能として、メモリ２にデータの伝送を制御し、またはメモリ２からデータの伝送を制御する。

メモリ制御器１とメモリ２間のデータ伝送はチャネル３を介して行われる。チャネル３は有線または無線で具現する。例えば、データはラジオ周波数（ＲＦ；ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）チャネル、赤外線（ｉｎｆｒａｒｅｄ）チャネル及び／または磁電気（ｍａｇｎｅｔｏ−ｅｌｅｃｔｒｉｃ）チャネルを介してメモリ制御器１とメモリ２間に無線で伝送することができる。また、メモリ制御器１とメモリ２は、一つ以上のバス及び／または多様な信号ラインによって形成された有線チャネルを介して接続することができる。「バス」はただのデータブロック及び／またはタイミングに係わって共通に動作する信号ラインの集合（物理的または動作上）である。

図２に示す例は、メモリ制御器１とメモリ２とを接続するために用いられることのできるいくつかの複数形態の有線チャネル３である。第１例において、メモリ２及びメモリ制御器１は複数個の一方向制御信号ラインＣ／Ｓ、一方向アドレスバスＡＤＤＲ、及び双方向データバスＤＱにより接続される。メモリ２がＤＲＡＭであると仮定すれば、制御信号ラインはチップ選択ＣＳ、ローアドレスストローブＲＡＳ、コラムアドレスストローブＣＡＳ、書き込みイネーブルＷＥなどのような共通に用いられる制御信号と通信するために用いられることができる。この構成において、アドレスバスはデータが読み出されたり書き込まれたりするメモリ２に特定位置を確認する複数のアドレスビットと通信するために用いられることができる。以下に、メモリ２に書き込まれるデータを「書き込みデータ」、メモリ２から読み出されるデータを「読み出しデータ」と称する。

図２に示す第２例において、制御信号ライン及びアドレスバスの単方向集合は、単一制御／アドレス（Ｃ／Ａ）バスに効果的に結合される。このバス構成はパケット化された命令を用いるメモリシステムと共通に関連する。すなわち、あるメモリシステム構造はデータをいわゆる「データパケット」として構成することで提供される柔軟性と効率性を利用する。データパケットの定義及び使用は、当業者なら容易に理解することができ、多くの一般的なプロトコル及び標準化の主題である。

図２に示す第３例において、共通単方向Ｃ／Ａバス構造は、またメモリ制御器１からメモリ２に書き込みデータを通信するために用いられる。ここで、再び書き込みデータは関連制御データ及び／またはアドレスデータとともに一つ以上のデータパケットにグループ化される。
最後として、図２に示す第４例において、共通単方向バスはメモリ制御器１からメモリ２に制御データ、アドレスデータ及び書き込みデータだけでなく、メモリ２からメモリ制御器１に読み出しデータを通信するために用いられる。一方、ある制御信号ラインＣ／Ｓは、共通双方向バス外部のメモリ制御器１とメモリ２との間に定義される。この例において、読み出しデータはメモリ２からメモリ制御器１に通信する前にパケット化される。

メモリシステムの一つの注目すべき特徴は、より大きいデータ帯域（すなわち、単位動作当たり利用可能なデータ）及び／またはデータ処理量（時間周期当たり利用可能なデータ）に対する増加の要求である。データ帯域はメモリシステム動作においてメモリに／から通信されるデータビット数を増加することで増加される。データ処理量は、メモリシステム動作においてメモリに／から通信されるデータのビット数によよって、及び／または各メモリシステム動作が実行される速度を増加することで増加される。

メモリシステムの大きさ及び電力消耗を低減し、利用可能なデータ帯域及びデータ処理量を最大にする動機があるとしたら、ある実質的な制限が急に発生するということは驚くことではない。例えば、メモリ制御器をメモリに接続する信号ラインの数は、メモリまたはメモリ制御器の大きさ及び／または利用可能な接続（入力／出力）パッドの対応する数によって制限される。メモリシステムのモードまたは一部の信号ラインは、このような使用のためにマルチプレキシングすることができる。

メモリとメモリ制御器との間の物理的な接続に関係なく、ほとんどのメモリシステムが増加する早いクロック速度で動作している。増加する早いクロック速度はより大きいデータ処理量を利用することができる。増加したデータ処理能力は商業的応用価値が大きいために非常に好ましいことである。
しかしながら、増加する早いクロック速度は、データ通信（伝送及び／または受信）のエラー可能性を増加させる。実に、メモリシステムは極めて複雑であり、データ伝送速度は非常に早くなっている。あらゆるメモリシステムは、データエラーの不可欠な結果を無くすためにエラー検出及び／またはエラー訂正（単一または全体的に「ＥＤＣ」（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）という）能力と結合される。

ＥＤＣ能力は、電話ネットワーク及び衛星通信システムのような長期間データトラフィックに主に用いられる。しかし、現在メモリシステム内でＥＤＣ能力と結合するとメリットは非常に大きくなる。ＥＤＣプロトコル、技術、構造及び関連回路及びソフトウェアに多様な形態がある。比較的に単純なエラー検出技術の一つの分類は、ＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｏｄｅ）の機能を具現するために用いられる。さらに進歩したＥＤＣ技術は通信データ上に一つ以上のエラーを検出するだけでなく、検出したエラーを訂正することもできる。

ほとんどのＥＤＣ技術が追加的なデータビットを通信するデータのブロックに追加することによって具現される。すなわち、データブロックは対応するＥＤＣエラーを生成するために、数学的または論理的計算を介してまず実行される。ＥＤＣデータはデータブロックとともに伝送する。受信の段階において、データブロックは、また類似の数学的／論理的計算を介して実行され、結果的なデータは受信されたＥＤＣデータと比較される。成功的な比較はエラーのないデータブロックを示す。間違った比較はデータブロックに一つ以上のエラーがあることを示す。さらに進歩したＥＤＣ技術が用いられた場合、このようなエラーはオーバーヘッドデータに対する追加的な再分類によって訂正される。

メモリシステムの動作速度及び全般的な複雑性が増加されるにつれて、メモリ制御器とメモリ間に伝送する制御データ、アドレスデータ、書き込みデータ、読み出しデータなどがエラーの影響をさらに受けやすくなる。エラーがある制御データ、アドレスデータ及び／または書き込みデータは、特に、そのようなデータがメモリに保存されているデータを破壊させてしまう危険がある。

上述のように、多くのメモリ制御器はメモリシステム動作、例えば、読み出し／書き込み動作に係るＥＤＣデータを発生することのできる特別な回路及び／またはソフトウェアルーチンを含んでいる。ＥＤＣ能力（例えば、ハードウェア及び／またはソフトウェア）を有するメモリ制御器に接続されたメモリは、機能的に他のデータからＥＤＣデータを分離しなければならなく、よって、他のデータの正常化を検証するためにＥＤＣデータを用いる。

さらに、メモリはデータにエラーが発生されたことが確認された場合、メモリ制御器に通知することができる特別な回路及び／またはソフトウェアルーチンを含むことができる。メモリからの通知に応答してメモリ制御器はエラーが発生したデータを再伝送することができる。
メモリ制御器により提供されたＥＤＣデータが利用できる場合、メモリは追加的にまたは選択的に受信されたデータのエラーを訂正することができるエラー訂正回路及び／またはソフトウェアルーチンを含むことができる。メモリシステムのＥＤＣ能力の全般的な性能は設計選択の問題であるが、ＥＤＣ能力の提供を増加させることがメモリシステムで行なわれる。

ＥＤＣ能力は、特にデータパケット通信技術を用いるメモリシステムに有用である。すなわち、個別データパケットは他の形態のデータ（例えば、制御データ、アドレスデータ、書き込みデータなど）とともに対応するＥＤＣデータを含むように定義されることができる。ＥＤＣデータは一つ以上の他のデータ形態と関連することができる。すなわち、ＥＤＣデータは一つ以上の他のデータ形態から出ることができ、一つ以上の他のデータ形態のエラーを検出するために用いられることができる。
ＥＤＣ能力はメモリ制御器とメモリ間に伝送するデータの検証に大きなメリットを提供するが、そのためには費用が発生する。メモリシステム動作の全体的な速度のためにさらに高額になる。ＥＤＣ動作はメモリ制御器に従っていて、特にＥＤＣ動作はメモリシステム内のデータ処理量におけるボトルネック現象を生じるメモリに従うものである。よって、メモリシステム設計者はメモリシステムの動作性能を向上するためにデータ処理量を増加させねばならない要求に直面している。

特開１９８３−２２２４９５号公報 特開１９８３−０２３３９５号公報 大韓民国特許出願第１９９８−０３３００７号明細書

本発明の目的は、命令実行ボトルネック現象を避けるとともに、ＥＤＣ能力の提供によってデータ正確性を保障することができるメモリシステム及びそのシステムの命令取扱方法を提供することにある。

本発明は、一態様において、メモリ制御器とメモリを備えるメモリシステムの命令取扱方法を提供する。
この方法は、メモリ制御器からメモリに命令及び命令に係るエラー検出／訂正ＥＤＣデータを伝送し、前記命令をデコードして前記ＥＤＣデータに係るＥＤＣ動作を行い、前記命令が書き込み命令であれば、前記ＥＤＣ動作が完了するまで前記書き込み命令により指示された書き込み動作の実行を遅延し、前記命令が前記書き込み命令でなければ、前記ＥＤＣ動作の完了に関係なく、前記命令により指示された動作を実行することを特徴とする。

本発明は、一態様において、前記命令は第１単方向バスを介して前記ＥＤＣデータ、制御データ、及びアドレスデータを含む命令パケットでメモリ制御器からメモリに伝送され、前記命令をデコードすることはパケット受信器から前記命令パケットを受信し、内部命令、内部ＥＤＣデータ及び内部アドレスを発生することを特徴とする。

本発明は、一態様において、前記ＥＤＣ動作を実行することは、前記内部ＥＤＣデータ、前記内部命令、及び前記内部アドレスをエラー検出器に印加し、前記エラー検出器で前記内部命令、前記内部アドレス、及び前記ＥＤＣデータに関するエラー信号を発生し、前記エラー信号を書き込みイネーブル信号伝送ブロックに印加することを特徴とする。前記書き込み動作の実行を遅延することは前記エラー信号に応答して前記書き込み信号伝送ブロックに最終の書き込みイネーブル信号を発生することを含むことができる。

本発明は、他の態様において、前記命令は制御データ、アドレスデータ及び少なくとも一つの前記制御データ及びアドレスデータに係る第１ＥＤＣデータを含む第１命令パケット、及び書き込みデータ及び前記書き込みデータに係る第２ＥＤＣデータを含む第２命令パケットを含み、前記メモリ制御器から前記メモリに伝送する。前記命令信号をデコードすることは、パケット受信機で前記第１命令パケットを受信することと、内部命令、内部アドレス、第１内部ＥＤＣデータ及び第１パケット指示信号を発生することを含む。前記ＥＤＣ動作を実行することは、前記第１内部ＥＤＣデータ、前記内部命令、前記第１パケット指示信号、及び前記内部アドレスをエラー検出器で印加し、前記内部命令、前記第１ＥＤＣデータ、前記内部アドレス及び前記第１パケット指示信号に係る第１エラー信号を前記エラー検出器から発生させ、前記第１エラー信号を書き込み信号伝送ブロックに伝送することを含む。ここで、前記書き込み動作の実行を遅延することは、前記第１エラー信号に係る第１最終の書き込みイネーブル信号を前記書き込み信号伝送ブロックから発生することを含む。

さらに他の態様において、前記命令をデコードすることは、前記パケットデコーダから前記第２命令パケットを受信し、内部書き込みデータ、第２内部ＥＤＣデータ、及び第２パケット指示信号を発生し、前記内部書き込みデータを保存することをさらに含むことができる。前記ＥＤＣ動作することは、前記第２内部ＥＤＣデータ、前記内部書き込みデータ、及び前記第２パケット指示信号を前記エラー検出器で印加し、前記内部書き込みデータ、前記第２内部ＥＤＣデータ及び前記第２パケット指示信号に係る第２エラー信号を前記エラー検出器から発生することをさらに含むことができる。

他の態様において、本発明はメモリシステムを提供し、メモリシステムはチャネルを介してメモリに接続されたメモリ制御器を備え、前記メモリ制御器は命令及び前記命令に係るエラー検出／訂正（ＥＤＣ）データを発生し、前記チャネルを介して前記命令及び前記ＥＤＣデータを前記メモリに伝送し、前記メモリは前記命令及び前記ＥＤＣデータを受信する受信ブロック、及び前記命令をデコードして前記ＥＤＣデータに関するＥＤＣ動作を実行するデコード／実行ブロックを備え、前記命令により指示された動作の実行は、前記命令が書き込み命令でないなら前記ＥＤＣ動作の完了に関係なく直ちに行なわれるし、前記命令が書き込み命令なら前記ＥＤＣ動作が完了するまでに遅延することを特徴とする。

さらに他の態様において、本発明は高速メモリシステムを提供し、高速メモリシステムは点対点（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）の相互接続によってメモリカードに配置された複数個のメモリ素子に接続されたメモリ制御器を備え、前記メモリ制御器は命令信号及び前記命令信号に係るエラー検出／訂正ＥＤＣデータを発生し、前記命令及び前記ＥＤＣデータを少なくとも一つの相互接続を介して前記複数個のメモリ素子の一つと係わった少なくとも一つに伝送する命令／アドレス伝送ブロックを備え、前記メモリは前記命令及び前記ＥＤＣデータを受信する受信ブロック及び前記命令をデコードして前記ＥＤＣデータに関するＥＤＣ動作を実行するデコード／実行ブロックを備え、前記命令によち指示された動作の実行は、前記命令が書き込み命令でないなら前記ＥＤＣ動作の完了に関係なく実行し、もし前記命令が前記書き込み命令なら前記ＥＤＣ動作が完了するまでに遅延することを特徴とする。

複数個のメモリ素子の少なくとも一つは、前記メモリを含む垂直に積層されたメモリを備えることができ、前記メモリの垂直配列は前記命令及び前記ＥＤＣデータを前記積層されたメモリの他のメモリで再駆動（ｒｅ−ｄｒｉｖｅ）するために構成された最下層メモリを含むことができる。

（発明の効果）
本発明のメモリシステム及びそのシステムの命令取扱方法は、書き込み命令と書き込み以外の命令を判別し、書き込み以外の命令である場合にはＥＤＣ動作の完了に関係なく動作を行なうことが可能であり、高速動作を行なうことができる。

以下、添付された図面を参照して本発明のメモリシステム及びそのシステムの命令取扱方法による実施形態を説明する。

発明の実施形態は、ＥＤＣ能力と結合するメモリシステム内に、命令実行に伴う遅延が増加する問題点を扱う。一般的なメモリシステムは、対応するＥＤＣ動作が終了した後のみに命令を順次に実行する。ＥＤＣデータがメモリ制御器からメモリに命令により実行される場合、命令がメモリにおいて実行される前に、ＥＤＣ動作は命令（例えば、制御データ、アドレスデータなど）に係るデータの正確性を検出するために実行されなければならない。命令動作によるＥＤＣ動作の順次な動作は命令が実質的に実行される前に、命令に係わって受信されたデータが正確であることを保障する。

命令の実行による命令データ検証に対する直接順次接近法は正確性を保障する。また、メモリ内で命令実行ボトルネック現象を発生する。例えば、もし瞬間的なノイズがメモリ制御器とメモリを接続するチャネルならば、メモリによって順次に受信される命令グループはノイズ誘導データエラーを含む。命令グループにより指示されたメモリシステム動作は次のＥＤＣ検証を順次に実行することになる。一般的なメモリシステムは一連の比較的に遅いＥＤＣ動作に落ち込むことがある。その結果として、一般的なメモリシステムでデータ処理量は著しく減少される。

しかし、本発明の実施形態はメモリシステム動作形態間の実質的な遂行差を認識する。本発明の実施形態は「書き込み動作」と「書き込み以外の動作」との間の明白な差を認識する。「書き込み動作」はメモリ内の一つ以上のデータ値を変更する意図された能力を有する動作であり、その定義は一般的なＲＡＭ装置に用いられる「書き込み動作」の意味よりも広い意味であり、一般的なフラッシュメモリ装置に用いられる「プログラム動作」を含むものである。確かに、特別にメモリに保存されたデータの変更に属する、このような一般的な動作形態は「書き込み動作」の定義内に含まれる。しかし、他の動作もこの定義内に含まれる。例えば、多様な揮発性メモリ内で実行される消去動作もメモリ内の一つ以上のデータ値を意図的に変更することができ、このようなことも書き込み動作の定義内に含まれる。

一方、以後に、個別的及び総体的に「書き込み以外の動作」に言及される他のメモリシステム動作は、メモリ内の一つ以上のデータ値を意図的に変更することができない。揮発性及び不揮発性メモリに印加される一般的な読み出し動作は書き込み以外の動作の例である。これらの遂行はメモリ内に保存されたデータ値を意図的に変更しない。また、一般的なメモリに印加されるリフラッシュ動作は一般的なチップ選択動作などのような書き込み以外の動作のさらに他の例である。

書き込み動作または書き込み以外の動作が一つ以上の命令と関連するものとして仮定するかについては各動作によって説明することができる。あるメモリシステム内である動作が命令データの単一ブロックにより指示された単一命令に応答して実行することができる。他の動作は、命令データを含む一連のデータブロックまたはデータブロックの集合により指示された複数命令に応答して実行することができる。多様な命令の実行間にこのような差異についてはさらに言及しない。各メモリシステム動作は、命令が多い他のデータ構成及び／またはデータタイミング特徴を含むことができると認識する「命令」に応答して実行することができる。したがって、書き込み動作は「書き込み命令」に応答してメモリ内で実行され、書き込み以外の動作は「書き込み以外の命令」に応答してメモリ内で実行される。

命令に係る命令とデータは、メモリ制御器とメモリ間に発明の実施形態内において多様に伝送する。該伝送は無線及び／または有線で行なう。標準及び注文化されたデータ伝送プロトコルは発明の実施形態により研究されるべきである。

命令及び関連メモリシステムデータ（例えば、アドレスデータ、書き込みデータ、読み出しデータなど）はデータパケットまたはある他のパケットではない形態（例えば、一般的な直列または並列データ伝送技術）としてメモリ制御器とメモリ間に伝送する。

データパケットは、それらの構造及び伝送タイミングにおいて多様に定義することができる。本発明の実施形態は、標準及び注文化されたデータパケット定義をすべて考慮する。そのため、本発明の実施形態はパケット化されたデータを用いたメモリシステムに対する特別な応用及びメリットを有し、本発明はこのようなシステムだけに制限されない。

パケット化された命令またはパケット化されない命令は、メモリ基盤資源（例えば、メモリに利用できるハードウェア及び／またはソフトウェア資源）を使用して実行する前にメモリ内においてデコードされるべきである。パケットデコードはよく知られている概念である。

データをパケット化する一つの共通的な目的は、対応する信号ラインをマルチプレキシングすることであるため、データパケットに含まれたデータの分類及びデコードを要求する。しかし、デコードという用語はより広い意味を有し、あらゆる形態のデジタルデータ及び／またはアナログ信号解釈及び／または変換を含む。

多くの例において、メモリシステムデータ及び／または信号は、説明のために内部または外部に区別することができる。内部データ、内部アドレス、及び内部命令などは、メモリシステムのメモリ内において動作しそのような意味があることをいう。例えば、実際応用において、多くの企業によって製造されたメモリ制御器は他の企業から製造されたメモリと一緒にメモリシステムとして用いられる。多様なメモリ制御器の命令がメモリ内で実行できる内部命令にデコードされることは一般的なことである。外部及び内部命令のフォーマット及び定義、または外部及び内部データは同一とすることができる。しかし、メモリ制御器から受信された命令またはデータのデコード、変換または解釈はメモリによって実行することができる。これは、またクロック信号のような制御信号に相当する。しかし、メモリ制御器とメモリ間のデータ／クロックタイミング変換、データ形態変換、信号レベル変換、命令解釈及びデコーディングなどは事実上一般的な技術に従うものとして考えてもよく、メモリシステム設計によって変更されるものでもある。

命令及び命令関連データがメモリ内に受信されればデコーディングにより識別され、ＥＤＣ動作により検証され、このデコーディング及び検証動作はメモリ内のハードウェア及び／またはソフトウェア資源を使用して実行することができる。特別なメモリシステム内で命令の実質的な遂行は、設計選択の問題であって、理解のために一般的な技術に従うと考えてもよい。

一般的なメモリコアは、メモリ内にデータを保存するために主ハードウェア資源に指示される。一方、ＤＲＡＭ例は、本発明の多様な実施形態を説明するために選択され、当業者はＳＲＡＭまたはフラッシュ（ＮＡＮＤまたはＮＯＲ）メモリのような他のメモリ形態として用いられると認識することになる。明確にするために、一般的なメモリコア動作はデータ保存（書き込みまたはプログラム）とデータ復元（読み出し）が実行される実質的なメカニズムに係る説明の繰り返しを避けるために仮定される。そのため、ワードライン及びビットラインに電圧を印加し、一連のデータ動作を印加し、一連の信号ライン及び制御信号を印加するロー及びコラムアドレス技術は特定のメモリコアの特定形態及び設計によって変化される。

本発明の実施形態は、さらにメモリコアがデコーダ、電圧発生器、リダンダントメモリ回路などのような多くの関連回路と共通に関連される。このような一般的に関連された周辺回路は、主に実施形態内において設計、用途及び結合されるものとして理解され、実施形態においての説明は省略する。

書き込み動作と書き込み以外の動作間の差別化された動作を認識するにおいて、本発明のある方法実施形態は、図３のフローチャートによって要約される。このフローチャートにおいて、メモリ制御器はＥＤＣデータを含む関連データとともにメモリシステム命令をメモリに伝送するものと仮定する。命令４を受信すると、メモリはデコード動作５ＡとＥＤＣ動作５Ｂを並列で実行し始める。ここで、並列との意味は、同時に実行、またある部分では重複実行を意味する。デコード動作とＥＤＣ動作は、二つの動作のうち、早い動作が完了するまでに並列で同時始まって実質的に実行される。しかしながら、個別的な回路具現間の実際実行変化だけでなく、デコード動作を実行するデコーダ回路とＥＤＣ動作を実行するＥＤＣ回路との間の他の信号ライン長がこのような二つの動作間の実行非対称をもたらす。それにもかかわらず、このような二つの動作間の同時実行を、ある程度は並列の意味とすることができる。

対応するＥＤＣ動作により検証した後まで動作をデコードし、実行を待つ一般的な接近法とは異なって、本発明の実施形態はＥＤＣ動作が実行されるうち受信された命令のデコーディング及び実行を始める。受信された命令５Ａの初期デコーディングは命令を書き込み命令または書き込み以外の命令７として区分する。もし受信された命令が書き込み以外の命令ならＥＤＣ動作５Ｂの結果を考慮せず、直ちに実行するはずであり、「直ちに」の意味はＥＤＣ動作及びその完了を参照としないという意味である。

一方、初期デコード５Ａは、受信された命令が書き込み命令を指示する場合に、書き込み命令の実行は「直ちに」ではない。むしろ、書き込み命令により指示された書き込み動作９の実行は、対応するＥＤＣ動作の実行をもたらす肯定的な指示に依存する。そのため、書き込み命令は命令及びそれに係るデータがエラーのないものとして検証された後のみ、または検出されたエラーが訂正された後に実行される。

上述のように、一般的なＥＤＣ動作は多様に変化する。ある実施形態において、単純なＣＲＣまたは類似のチェックサム（ｃｈｅｃｋ−ｓｕｍ）手順だけが受信された命令の正確性を検証することができる。ＥＤＣ動作によるエラーの指示は、ある実施形態においてはエラーフラッグの設定及びエラーがある命令の無視より、ある他のメモリ基盤動作をもたらさない。そのような実施形態において、エラーフラッグは減少されたクロック周波数で命令の再伝送、エラー検出及び訂正などのようなメモリ制御器基盤動作をもたらす。

さらに他の実施形態において、メモリは命令及び関連データに含まれた一つ以上のエラーを訂正する性能がよいエラー訂正手順を具現することができる。しかし、メモリが固有のエラー訂正能力を有する場合にも、エラーフラッグのようなエラー指示はメモリ制御器が後続される命令データの伝送に適用できる調整を作るためにメモリからメモリ制御器に伝送する。

この方法において、書き込み以外の動作はＥＤＣ動作の終了を待たず、遅延なしに直ちに実行することができる。書き込み以外の動作はメモリに保存された一つ以上のデータ値を意図的に変更してないので、エラーを有する実行はメモリシステムの連続的な動作に多少致命的ではない。例えば、読み出し動作に係る読み出しアドレスデータにエラーがメモリから読み出された誤ったデータを誘発したら、そのようなデータはメモリ制御器によって捨てられることができ、読み出し動作は再び始まることができる。そのような読み出しの再動作はメモリシステムの全般的な動作を遅延させることになるが、メモリに保存されたデータは損傷されない。

しかし、書き込み動作は保存されたデータを損傷するので、このような実行は対応するＥＤＣ動作によって肯定的な指示状態となる。そのために、書き込み動作によるＥＤＣ動作だけがメモリ処理量を遅延することができる。結果として、保存されたデータの正確性を保障し、メモリ基盤実行のボトルネック現象が減少される。

本発明によるメモリシステム動作の一つの実施形態が図４に示されている。ここで、メモリ制御器１０は、有線チャネル１３を介してメモリ２０に接続される。メモリ２０はＤＲＡＭとして仮定できるが、他の形態の揮発性メモリ（例えば、ＳＲＡＭ）、不揮発性メモリ（例えば、フラッシュメモリ）または揮発性及び不揮発性素子が混合されたメモリ（例えば、揮発性メモリキャッシュと接続された不揮発性コアメモリ、中間メモリ及び／または臨時バッファ）を選択的に仮定することができる。

図４の実施形態において、メモリ制御器１０は外部クロック信号ＣＬＫを発生し、信号ラインを介してメモリ２０に外部クロック信号ＣＬＫを印加するクロック発生器ＣＬＫＧを含む。非同期メモリシステムにおいて、特にメモリ２０に外部クロックの印加は要求されず、メモリ２０内に回路の動作を駆動する内部クロックＩｃｌｋが内部的に発生することができる。メモリ２０はメモリ制御器以外の一つ以上の他のソースから発生する外部信号に応答して必要な内部クロック信号を発生することができる。

メモリ制御器１０は、さらに命令及びアドレスパケット発生器１２Ｃ／Ａ＿Ｇを含む。そのため、図４に示す実施形態においてメモリ制御器１０とメモリ２０との間の命令アドレス伝送はパケット形態として伝送すると仮定する。データパケットの定義と発生は一般的であり、Ｃ／Ａパケット発生器１２については詳細な説明で記述する。Ｃ／Ａ発生器１２により発生されたＣ／Ａパケットは実施形態において単方向Ｃ／Ａバスを介してメモリ２０に伝送する。

メモリ制御器１０はデータ送信機１４及びデータ受信機１５を含む。データ送信機１４はメモリ２０に伝送のための書き込みデータを発生する。実施形態において、書き込みデータは単方向書き込みバスＷＢを介して伝送される。書き込みデータはメモリ制御器１０からの命令により指示された書き込み動作に応答してメモリ２０に保存されるデータである。実施形態において、書き込みデータは対応する書き込み命令とともに並列でメモリ２０に伝送する。しかし、書き込みデータはメモリ制御器１０によって対応する書き込み命令の伝送前後に伝送する。

データ受信機１５はメモリ２０から読み出しデータを受信する。読み出しデータはメモリ制御器１０によって伝送される読み出し命令に応答してメモリ２０から受信されるデータである。読み出しデータは単方向読み出しバスＲＢを介してメモリ２０からメモリ制御器１０に伝送する。

したがって、図４の実施形態において、チャネル１３はクロック信号ライン、第１単方向Ｃ／Ａバス、第２単方向書き込みバス、及び第３単方向読み出しバスを含む。追加的に、エラー信号ラインがメモリ２０からメモリ制御器１０にエラー検出を伝送するために用いられることもできる。分離された単方向バスの使用はバス衝突を仲栽する必要性が減少するということを含むいくつかの性能上のメリットを有する。さらに、第１、第２及び第３バス間のバス幅（例えば、各バスを形成する信号の数）が最適化される。よって、対応する第１、第２、及び第３バス幅が同一であるか、または異なることができる。例えば、異なるバス幅は最大データ伝送効率を達成するために書き込み及び読み出し動作のために用いられることができる。例えば、２００２年２月２１日付に公開されたアメリカ合衆国公開特許番号２００２／００２３１９１明細書を参照されたい。

図４の実施形態において、メモリ２０は外部クロック信号ＣＬＫを受信し、少なくとも一つの内部クロック信号Ｉｃｌｋを発生する内部クロック発生器ＩＣＬＫＧ２２を含む。内部クロック発生器２２によって発生される少なくとも一つの内部クロック信号はメモリ２０の多様な回路に印加される。例えば、図４の同期型ＤＲＡＭの例において、内部クロック信号Ｉｃｌｋは内部読み出し／書き込みデータバッファ３０、３２だけでなく、パケット受信機ＰＲ２４にも印加される。メモリ制御器１０内に外部クロック発生器１１のように、内部クロック発生器２２の設計は一般的なものとして考えても良い。

パケット受信機２４は、さらにその設計及び動作上において一般的なものとすることができる。パケット受信機２４はメモリ制御器１０からＣ／Ａバスを介して伝送されるＣ／Ａパケットを受信する。以後、Ｃ／Ａパケット内に含まれたデータをデコードする。デコードはパケットデータビットからそれらの構成要素を分離するものとすることができる。例えば、命令データからアドレスデータを分離し、ＥＤＣデータからアドレスデータを分離するものとすることができる。選択的にまたは追加的に、パケット受信機２４は外部から印加されるパケットデータを内部データにデコードして変換することができる。このような変換は、信号レベルの遷移またはデータビットの再タイミング（ｒｅ−ｔｉｍｉｎｇ）とすることができ、またはルックアップテーブルを含む外部対内部コード変換及び／またはデータ変換アルゴリズムの実行を含むことができる。計算上または動作上の複雑度に関係なく、図４の実施形態において、パケット受信機２４は受信命令から内部命令ｃｏｍ、内部アドレスａｄｄ、及び内部ＥＤＣデータｅｄｃを発生することができる。

パケット受信機の概念は、メモリ制御器１０とメモリ２０間のデータのパケット化された伝送を仮定する実施形態から誘導されることができる。パケット化ではないメモリシステムで、さらに多い一般的な「受信機ブロック」が命令を受信してデコードするために用いられることができる。

内部ＥＤＣデータは内部命令及び／または内部アドレスに対して出されることができる。よって、その後に実行されるＥＤＣ動作は内部命令を指示するデータだけに、内部アドレスを指示するデータだけに、または単一データブロックまたは分離したデータブロックとして命令及びアドレスデータにすべて印加されることができる。よって、実施形態において、エラー検出器ＥＤ２８は内部命令、内部アドレス及び内部ＥＤＣデータを受信する。受信されたデータを用いて定義されたＥＤＣ動作を実行した後、エラー検出器２８は受信されたＣ／Ａデータパケットにエラーの存在可否を指示するエラー信号ｅｒを発生する。

用語の「エラー検出器」は、ＣＲＣ技術を具現したように構成要素エラー検出器を指示するために用いられる。しかし、この用語はただエラー検出回路または類似の機能のみに多少制限されるものとして解釈されてはいけない。むしろ、このような回路はさらに多様なレベルのエラー訂正能力を結合することができる。

内部アドレスは、一般的なＤＲＡＭメモリコア３６とともに構成された一般的なアドレスデコーダＡＤ３４に印加される。アドレスデコーダ３４はメモリコア３５内に多様な動作を具現するワードラインＷＬｉとビットラインＹｉ信号を発生するために用いられる。

内部命令はメモリ２０内の命令デコーダＣＤ２６にさらに印加される。命令デコーダ２６はその設計及び動作において一般的なものとすることができる。図４の実施形態において、複数ビット内部命令はパケット受信機２４によって発生されて命令デコーダ２６に印加される。内部命令に応答して、命令デコーダ２６は複数個のメモリ制御信号を発生する。命令デコーダ２６により発生される制御信号の数及び性質は関連周辺回路だけではなく、用いられるメモリコアの性質及び形態によって変更される。図４の実施形態において、チップ活性化ＡＣＴ、フリーチャージＰＲＥ、リフラッシュＲＥ、及び書き込みイネーブルＷＥなどのような一般的なＤＲＡＭ制御信号は命令デコーダ２６により発生される。書き込みイネーブル信号以外のこのような制御信号はメモリコア３６及び関連周辺回路に印加されることができる。

しかし、メモリ２０において書き込み動作を実行する回路に書き込みイネーブル信号を印加する場合はエラー検出器２８によって実行されるＥＤＣ検証動作を考慮しなければならない。すなわち、メモリ２０において書き込み動作を実行させる一つ以上の制御信号の印加は内部書き込み命令及び／または内部アドレスに係るデータが有効というエラー検出ブロック２８からの指示によってゲートされる。用語の「書き込みイネーブル信号」は、単一信号指示のみに制限されない。むしろ、本発明の実施形態は、単一または組み合わされた一つ以上の制御信号（または、データ値）が書き込み動作を実行させるために用いられることができるということを認識する。あるフォーマットまたは組み合わせに印加される制御信号は用途の単純化のために「書き込みイネーブル信号」として記載することができる。

書き込み動作データに係る書き込みイネーブル信号と有効データのＥＤＣ関連指示との間の機能的な関係は、多様な方法で達成することができる。例えば、メモリ内蔵制御器（ｍｅｍｏｒｙ−ｒｅｓｉｄｅｎｔ ｃｏｎｔｒｏｌｌｅｒ）で実行されたソフトウェアルーチンまたは類似な制御ロジッグは、ＥＤＣ動作を具現するまた他のルーチンから指示が受信されるまで書き込みイネーブル信号の印加を遅延するために用いられることができる。選択的に、書き込みイネーブル信号のゲートは多くの他の回路を使用して達成することができる。

図４の実施形態において、書き込みイネーブル信号伝送ブロック３８は命令デコーダ２６により発生した書き込み信号をメモリコア３６及びこれに係る回路により印加をゲートするために用いられる。

図５は、書き込みイネーブル伝送ブロック３８の詳細構成を示す図である。命令デコーダ２６により発生した書き込みイネーブル信号ＷＲは、フリップフロップまたはラッチ回路のような遅延素子３８−１で受信される。遅延素子３８−１の出力がフリップフロップ回路のようなスイッチ素子３８−２に印加される。この信号はエラー検出器２８により発生したエラー信号ｅｒの印加に最終書き込みイネーブル信号ＦＷＲとしてスイッチ素子３８−２から出力される。最終書き込みイネーブル信号ＦＷＲはメモリコア３６及びこれに係る回路内の書き込み動作の実行を制御する。当業者はメモリコアに印加される書き込みイネーブル信号に印加されたエラー指示ゲート機能を具現するために用いられることができる多くの他の回路があるということを認識することができる。

上述のように、エラー検出器２８により発生したエラー信号ｅｒは、多くの他のエラー検出及び／またはエラー訂正アルゴリズム、回路、及び／またはプロトコルの結果とすることができる。エラー信号ｅｒを発生することができる回路の一つの単純な例が図６に示されている。そこに、エラー検出器２８のさらに具体的な構成が示されている。

エラー検出器２８は、ＣＲＣアルゴリズムを具現することができる一般的なＥＤＣ発生器２８−１を含む。具体的な例において、ＥＤＣ発生器２８−１は内部命令及び内部アドレスをすべて受信し、受信されたデータに関する内部ＣＲＣデータｉｃｒｃを発生する。内部ＣＲＣデータｉｃｒｃは、一般的な比較回路２８−２でパケット受信機２４から供給されたＥＤＣデータ（例えば、メモリ制御器１０）により計算され、命令パケット内のメモリ２０に伝送された外部ＣＲＣデータと比較される。このような二つのデータの成功的な比較はエラー検出器ブロック２８から肯定的な（エラーなし）指示をもたらす。このような二つのデータの不成功な比較はエラー検出器ブロック２８からの否定的な（エラーあり）指示をもたらす。一実施形態において、エラー検出器２８によりエラー信号ｅｒは否定的または肯定的な指示を提供する単純なロジッグ信号（例えば、フラッグ値）とすることができる。

メモリ２０に伝送された命令パケットにおいて一つ以上のエラーの存在は、対応するメモリ制御器１０について考慮すべき事項である。エラーはノイズチャネル１３によりデータパケットに発生する。しかし、データビットエラーは他に多様なソースを有する。多くのメモリ制御器はデータ伝送の正確性を改善するための可変的な能力を含む。例えば、メモリ２０からのエラー指示に応答してメモリ制御器１０はチャネル１３においてノイズ効果を減少するために信号伝送強度を増加することができる。メモリ制御器１０はさらにデータ伝送率を減少することができ、さらに強力なエラー検出及び訂正技術を用いることができる。選択的に、メモリ制御器１０は単純にエラーがある命令を再伝送したり、さらに高い伝送強度及び／またはさらに遅い伝送率でエラーがある命令を再伝送したりすることができる。メモリ２０は、エラー指示がエラー検出器２８により発生した際にメモリ制御器１０に「エラーフラッグ」を伝送する。エラーフラッグは多くの他の形態の一つとすることができ、図４の例では単純に２進データ信号がメモリ２０からメモリ制御器１０にエラーフラッグ信号ラインを介して伝送される。フラッグ信号は命令パケットの伝送によるメモリ制御器１０により検出することができる。

図４の例において、メモリ２０は、さらに単方向書き込みバスＷＢから書き込みデータを受信する書き込みデータバッファ（ＤＩＢ）３０を含む。受信された書き込みデータはメモリコア３６に係る回路に伝送するまで書き込みデータバッファ３０に維持される。例において、メモリ制御器１０からの書き込みデータは印加された内部クロックＩｃｌｋと最終書き込みイネーブル信号ＦＷＲに応答して内部書き込みデータｉｗｄとしてメモリコア３６に出力される。

メモリ２０は、さらにメモリコア３６から読み出しデータｉｒｄを受信する読み出しデータバッファ（ＤＯＢ）３２を含む。受信された読み出しデータは単方向読み出しバスＲＢを介してメモリ制御器１０に伝送するまで読み出しデータバッファ３２に維持される。示す例において、メモリコア３６から読み出しされた読み出しデータは印加された内部クロックＩｃｌｋと命令デコーダ２６により発生した読み出しイネーブル信号ＲＥに応答してメモリ制御器１０に出力される。実施形態において、メモリ２０からメモリ制御器１０に提供された読み出しデータはメモリ制御器１０内のデータ受信機１５に印加された一つ以上の読み出しクロック信号を含むことができる。

図７は本発明の実施形態に用いられるデータパケットの実施形態を示す図であって、メモリ制御器とメモリ間に有線接続を提供するメモリシステムにおいて、データパケットは一般的に一連のタイミング間隔の間に複数個の信号ラインを介して伝送されるデータビットのグループとして定義することができる。メモリ１０のクロック発生器１１により発生した外部クロック信号ＣＬＫの周期はこのようなタイミング間隔を定義するために用いられる。示す例において、メモリ制御器１０の対応する出力ピンに接続された６個の信号ラインは、５４個のデータビットまで含む命令パケットを伝送するための９個の連続的なタイミング間隔の間に用いられる。実施形態のデータパケットはデータ（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ）、アドレスデータ（例えば、Ｒ０−Ｒ１２及びＣ０−Ｃ１２）、データなし（Ｘ）、及び制御及びアドレスデータに係るＥＤＣデータ（例えば、８ｂｉｔＣＲＣデータ）を含む。

このデータパケットは、パケット受信機２４により受信された場合、多様なデータビットは整列され、変換され、解釈されることができ、その後、メモリ２０内の他の回路に伝送する。示す例は本発明の実施形態に用いられる多くのデータパケット定義のうちの一つである。メモリ制御器１０とメモリ２０間に交換されるデータパケットの定義は、メモリシステムのチャネル形態、動作速度、メモリ集積度、及び類似設計構成により変化することができる。示されたメモリシステムのためのＥＤＣ能力は簡単なＣＲＣプロトコルに制限される。しかし、さらに多様な性能の優れたエラー検出／訂正プロトコルが用いられることができる。そのようなプロトコルは、もちろん命令パケットに伝送するＥＤＣデータの特性及び量に影響を及ぼすものである。

前述の実施形態は、メモリ制御器１０及びメモリ２０に明確にある機能及び能力を強調するために説明された。当業者は機能及び能力が多様な他の回路の組み合わせとして具現することができるということを認識することができる。上述の実施形態の組み合わせ及び／または分割は作われることができる。選択的に、ソフトウェアは一つ以上のこのような機能及び能力を具現するために用いられる。ハードウェア及び／またはソフトウェアにより具現するか、またはパケット化するかパケット化しないかのデータ伝送配列を具現するか否かはメモリ２０がメモリシステム命令を受信し、命令をデコードし、一つ以上のメモリコアに関する命令が実行できるデコード／実行ブロックを含むか否かにによるものである。

実際に、一つ以上の制御器、マイクロプロセッサ、またはＡＳＩＣｓ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）及び関連ソフトウェアは、図４の一つ以上の回路に属する機能及び能力を具現するために用いられる。例えば、命令デコーダ２６及びエラー検出器２８の機能は、ソフトウェアにより制御される単一計算プラットフォーム（ｐｌａｔ ｆｏｒｍ）で結合されることができる。パケット受信機２４は内部クロック発生器２２及び／またはエラー検出器２８及び／または命令デコーダ２６の機能を含むことができる。書き込みデータバッファ３０及び読み出しデータバッファ３２は単一集積メモリ回路として具現することができる。要約すると、特定回路の定義は全般的なメモリシステム設計及びデータパケットの定義によるものである。

追加例として、図８の実施形態が提供され、この実施形態は図４の実施形態と最も類似していて、類似の構成要素及び機能についての説明は省略する。実施形態間の相違に焦点を合わせて、メモリ制御器１０’は図４の命令及びアドレスパケット発生器１２（Ｃ／Ａ＿Ｇ）及びデータ送信機１４の機能を単一命令／アドレス／書き込み発生器１６（Ｃ／Ａ／ＷＤ＿Ｇ）に結合する。Ｃ／Ａ／ＷＤ発生器１６は単一単方向バスを介してメモリ２０’に接続され、メモリ制御器１０’からメモリ２０’に伝送された命令パケットで書き込み命令に係る書き込みデータの組み合わせは単純化されたチャネル１３及びメモリ２０’においてデータ処理の複雑性を減らすいくつかのメリット有する。

チャネル１３’に構造上の変更を追加することで、図８の実施形態はメモリ制御器１０’からメモリ２０’に伝送するデータパケットの定義に影響を与えられる。すなわち、パケットタイミング間隔の数だけでなく、メモリ制御器１０’からメモリ２０’に接続する信号ラインの数は各命令に関するデータの量によって考慮すべきである。

例えば、図４のメモリシステムにおいて仮定したように、図８のメモリシステムに対して同一のチャネル及び時間フレームを仮定し、それにより類似のデータパケット定義を仮定するなら、複数のデータパケットを用いる図８のメモリシステムにおいて命令を伝送する必要がある。そのような結果が図９Ａ及び図９Ｂに示されている。ここで、係る第１及び第２データパケットは、メモリ制御器１０’からメモリ２０’にメモリシステム命令を具現するために他のタイムフレームの間に分離して伝送される。図９Ａに示す第１データパケットは制御データ（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ）、アドレスデータ（例えば、Ｒ０−Ｒ１２及びＣ０−Ｃ１２）、データなし（Ｘ）及び制御及びアドレスデータに関する第１ＥＤＣデータ（例えば、５ビットＣＲＣデータ）を含む。図９Ｂに示す第２データパケットは、書き込みデータ（例えば、Ｄ０−Ｄ１２）、データなし（Ｘ）、及び書き込みデータに関する第２ＥＤＣデータ（例えば、５ビットＣＲＣデータ）を含む。

第１及び第２データパケットのそれぞれは、第１伝送データ／命令ビットＤＣを含むにより識別が可能である。このビットは命令／アドレスデータを含むか、または書き込みデータを含むことでデータパケットを識別する。データ／命令ビットに応答してメモリ２０’内のパケット受信機２４’は構成データの取扱方法が分かる。例えば、図８の実施形態において、パケット受信機２４’は図９Ａ及び９Ｂに示す第１及び第２データパケットを順次に受信することとして仮定する。第１パケット内のデータ／命令ビットに応答してパケット受信機２４’は第１パケット指示信号ｉｄｃを発生し、この信号をエラー検出器２８’に印加する。第１パケット指示信号ｉｄｃによりエラー検出器２８’は命令／アドレスデータに関する第１ＥＤＣデータを識別し、決まったＥＤＣ動作を実行することができる。

パケット受信機２４’が第１データパケットを受信すると、第１パケット指示信号ｉｄｃ以外に内部命令ｃｏｍ、内部アドレスａｄｄ、及び第１ＥＤＣデータｅｄｃを発生する。このような多様なデータ信号に応答してエラー検出器２８’はＥＤＣ動作を行い、命令／アドレスデータに関する第１エラー信号ｅｒ１を発生する。命令デコーダ２６’及び書き込みイネーブル信号伝送ブロック３８’は第１エラー信号ｅｒ１に応答して動作する。その後（または、その前）に、パケット受信機２４’が第２データパケットを受信すると、第２パケット指示信号ｉｄｃ以外に内部書き込みデータｗｄ及び第２ＥＤＣデータを発生する。内部書き込みデータｗｄは、パケット受信機２４’から書き込みデータバッファ３０’に伝送されて臨時保存される。第２ＥＤＣデータｅｄｃに応答してエラー検出器２８’は決まったＥＤＣ動作を行い、書き込みデータに係る第２エラー信号ｅｒ２を発生する。第２エラー信号ｅｒ２は、書き込みデータバッファ３０’からメモリコア３６’及び関連回路に内部書き込みデータｗｄの伝送を制御する書き込みデータ伝送ブロック４０（ＤＴＢ）に印加される。そのような方法で、ＥＤＣ検証書き込みデータが書き込み動作の部分としてメモリコア３６’に保存される。

図８の実施形態において、第１及び第２エラー信号ｅｒ１、ｅｒ２はメモリ制御器１０’に伝送するエラーフラッグ信号を発生するＯＲロジッグ回路に印加される。そのため、命令／アドレスデータまたは書き込みデータから検出されたエラーがメモリ制御器１０’に否定的なエラーフラッグの指示をもたらす。

図１０は、図８のエラー検出器の実施形態の構成を示すものであり、第１及び第２ＥＤＣ発生器ＥＤＣＧ１、ＥＤＣＧ２は各イネーブル制御信号として論理的に相補的なパケット指示信号ｉｄｃを受信する。

第１ＥＤＣ発生器２８’は、ＣＲＣアルゴリズムを具現することができる一般的なＥＤＣ発生器とすることができる。実施形態において、第１ＥＤＣ発生器２８’−１は、内部命令及び内部アドレスをすべて受信し、受信されたデータに係る第１内部ＥＤＣデータｉｃｒｃ１を発生する。第１内部ＥＤＣデータｉｃｒｃ１は、一般的な比較回路２８’−２のパケット受信機２４’から提供された第１ＥＤＣデータ（例えば、命令／アドレスデータに関してメモリ制御器１０’によって計算され、第１データパケットに含まれてメモリ２０’に伝送するＣＲＣデータと比較される。このような二つの結果の成功的な比較は、肯定的な（エラーなし）第１エラー信号ｅｒ１を発生する。このような２個の結果の不成功な比較は、否定的な（エラーあり）第１エラー信号ｅｒ１を発生する。

同様に、第２ＥＤＣ発生器２８’−３は、内部書き込みデータを受信し、受信された書き込みデータに関する第２内部ＥＤＣデータｉｃｒｃ２を発生する。第２内部ＥＤＣデータｉｃｒｃ２は、一般的な比較回路２８’−４のパケット受信機２４’から提供される第２ＥＤＣデータ（例えば、書き込みデータ）に関してメモリ制御器１０’によって計算され、第２データパケットに含まれてメモリ２０’に伝送するＣＲＣデータと比較される。このような２個の結果の成功的な比較は、ポジティブ（エラーなし）第２エラー信号ｅｒ２を発生し、このような２個の結果の不成功な比較はネガティブ（エラーあり）第２エラー信号ｅｒ２を発生する。

図１０の実施形態において、単一ＥＤＣ発生器及び対応する比較器だけが第１及び第２エラー信号を発生するために用いられる。これはＥＤＣ発生器に各データ信号を順次に印加し、この後に提供されたＥＤＣに対する結果を比較することで達成される。図１１は単一ＥＤＣ発生器２８’−５及び単一比較器２８’−６を用いたエラー検出器２８’の実施形態の回路を示すもので、相補的なパケット指示信号ｉｄｃが内部命令ｃｏｍ及び内部アドレスａｄｄデータまたは内部書き込みデータｗｄをＥＤＣ発生器２８’−５のそれぞれに印加するスイッチを制御するために用いられる。ＥＤＣ発生器２８’−５により順次に発生した内部ＥＤＣデータ（例えば、ｉｃｒｃ）は第１及び第２エラー信号ｅｒ１、ｅｒ２を発生するために印加されたＥＤＣ参照値（例えば、外部から供給されるＣＲＣデータ）と比較される。

実施形態は、単一集積回路ＩＣ（例えば、ＤＲＡＭ、ＳＲＡＭ、またはフラッシュメモリ）に具現できるメモリとして仮定される。しかし、本発明の実施形態は、単一ＩＣメモリの具現、または一つのメモリ制御器がただ一つのメモリ装置と結合されることに制限されない。

上述のように、メモリシステムの設計及び具現において重要なことの一つは大きさである。図１２のメモリシステムは複数個のメモリ素子０からＮまでを含めて対応するメモリ２０’（例えば、メモリカードまたは類似な装置）とともに配置された単一メモリ制御器１０’を備える。各メモリ素子は一つ以上の揮発性または不揮発性メモリを含むことができる。例えば、実施形態において、各メモリ素子は各メモリの垂直に積層された配列を含む。

メモリ制御器１０’は、多くの高速点対点の相互接続を含むチャネル１３’を介してメモリ２０’に接続する。このような高速点対点の相互接続はそれらの構成信号ラインの長さの変化に敏感である。よって、メモリ素子の伸長された側面配置は具現することが難しい。しかし、メモリ素子の垂直に積層された配置は、メモリ制御器１０’とメモリ２０’間に比較的に短い点対点の相互接続を可能とする。各メモリ素子に積層されたメモリ間に追加的な垂直相互接続は一般的な技術によって構成することができる。例えば、一実施形態において、最下位に配置されたメモリ素子が受信されたアドレスによって積層された他のメモリに受信されたパケットを伝送または再駆動することができる。各メモリ素子はエラー検出器を含むか、または、共通アクセスされた（及び潜在的に最も強力な）エラー検出器２８’はメモリ２０’に提供することができる。

他の実施形態において、スマートカードは「メモリ制御器」として動作するスマートカード端子と接続されたメモリによって具現することができる。すなわち、スマートカード端子からスカトカードに伝送する命令は上述の実施形態と同様な方法で取り扱うことができる。

ＥＤＣ能力の結合によってメリットを有するメモリシステムと結合する多くの製品は、さらに上述のようなメモリシステム命令を取り扱うことによってさらなるメリットを有することができる。

従来のメモリシステムのブロック図である。 従来のメモリシステムの他の例で、メモリ制御器とメモリ間に接続可能なチャネル接続形態を示す図である。 本発明の方法実施形態を示すフローチャートである。 本発明の一つの実施形態によるメモリシステムのブロック図である。 図４に示す書き込み伝送ブロックを具現する一実施形態の回路のブロック図である。 図４に示すエラー検出器を具現する一実施形態の回路のブロック図である。 本発明の実施形態による方法及びシステムの具現に有用なデータパケットの概念図である。 本発明の他の実施形態によるメモリシステムのブロック図である。 本発明の実施形態による方法及びシステムの具現に有用な関連データパケットの概念図である。 本発明の実施形態による方法及びシステムの具現に有用な関連データパケットの概念図である。 図８に示すエラー検出器を具現する一実施形態の回路のブロック図である。 図８に示すエラー検出器を具現する他の実施形態の回路のブロック図である。 本発明の実施形態によるメモリカードを備えたメモリシステムのブロック図である。

符号の説明

１０：メモリ制御器、１１：内部クロック発生器、１２：アドレスパケット発生器、１３：有線チャネル、１４：データ送信機、１５：データ受信機、２０：メモリ、２２：内部クロック発生器、２４：パケット受信機、２６：命令デコーダ、２８：エラー検出器、３０：内部読み出しデータバッファ、３２：内部書き込みデータバッファ、３４：アドレスデコーダ、３６：メモリコア、３８：書き込みイネーブル信号伝送ブロック

Claims (43)

1. メモリ制御器からメモリに命令及び該命令に係るエラー検出／訂正ＥＤＣデータを伝送し、
   前記命令をデコードし、並列して前記ＥＤＣデータに関するＥＤＣ動作を行い、
   前記命令をデコードすることは、
   パケット受信機から命令パケットを受信し、内部命令、内部ＥＤＣデータ及び内部アドレスを発生し、
   前記命令が書き込み命令であれば、前記書き込み命令により指示された書き込み動作の実行を前記ＥＤＣ動作が完了するまでに遅延し、
   前記命令が書き込み命令でなければ、前記ＥＤＣ動作の完了に関係なく、前記命令により指示された動作を直ちに実行し、
   前記ＥＤＣ動作を実行することは、
   前記内部ＥＤＣデータ、前記内部命令及び前記内部アドレスをエラー検出器に印加し、
   前記内部命令、前記内部アドレス及び前記内部ＥＤＣデータに関するエラー信号を前記エラー検出器により発生し、
   前記エラー信号を書き込みイネーブル信号伝送ブロックに印加することを特徴とするメモリシステムの命令取扱方法。
2. 前記命令は、制御データを含む命令パケットで伝送したり、制御データ及びアドレスデータを含む命令パケットで伝送したり、制御データ、アドレスデータ及び書き込みデータを含む命令パケットで伝送したりすることを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
3. 前記命令は、前記ＥＤＣデータを含む命令パケットで前記メモリに伝送することを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
4. 前記命令は、第１単方向バスを介して前記メモリ制御器から前記メモリに伝送することを特徴とする請求項２に記載のメモリシステムの命令取扱方法。
5. 前記メモリは、第２単方向バスを介して前記命令に応答して前記メモリ制御器で読み出しデータを伝送することを特徴とする請求項４に記載のメモリシステムの命令取扱方法。
6. 前記第１及び第２単方向バスは、異なるバス幅を有することを特徴とする請求項５に記載のメモリシステムの命令取扱方法。
7. 前記書き込みデータ及び読み出しデータは、双方向バスを介して前記メモリ制御器と前記メモリ間に伝送することを特徴とする請求項２に記載のメモリシステムの命令取扱方法。
8. 前記ＥＤＣ動作は、巡回冗長検査ＣＲＣに具現され、前記ＥＤＣデータはＣＲＣデータを含むことを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
9. 前記メモリ制御器から前記メモリに伝送する前記命令は、前記ＥＤＣデータ、制御データ及びアドレスデータを有する命令パケットを備え、前記命令は、第１単方向バスを介して伝送することを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
10. 前記書き込み動作の実行を遅延することは、
    前記エラー信号に応答して前記書き込み信号伝送ブロックから最終書き込みイネーブル信号を発生することを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
11. 前記方法は、
    命令デコーダから前記内部命令をデコードし、前記命令により指示された前記動作を実行するためにメモリコアに印加する複数個の制御信号を発生することをさらに備え、
    前記制御信号の一つは、前記書き込み信号伝送ブロックに印加される書き込みイネーブル信号を含むことを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
12. 前記方法は、
    前記エラー信号に応答して前記メモリからエラーフラッグを発生し、前記エラーフラッグを前記メモリ制御器に伝送する段階をさらに含むことを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
13. 前記方法は、
    第２単方向バスを介して前記メモリ制御器から前記メモリに前記命令に係る書き込みデータを伝送する段階と、
    第３単方向バスを介して前記メモリから前記メモリ制御器に前記命令に係る読み出しデータを伝送する段階と、
    のうち少なくとも一つをさらに備えることを特徴とする請求項１に記載のメモリシステムの命令取扱方法。
14. 前記第２及び第３単方向バスの少なくとも一つは、第１単方向バスと異なるバス幅を有することを特徴とする請求項１３に記載のメモリシステムの命令取扱方法。
15. メモリ制御器からメモリに命令及び該命令に係るエラー検出／訂正ＥＤＣデータを伝送し、
    前記メモリ制御器から前記メモリに伝送する前記命令は、制御データ、アドレスデータ、及び前記制御データ及びアドレスデータのうち少なくとも一つに係る第１ＥＤＣデータを含む第１命令パケットと、
    書き込みデータ及び前記書き込みデータに係る第２ＥＤＣデータを含む第２命令パケットとを含み、
    前記命令をデコードし、並列して前記ＥＤＣデータに関するＥＤＣ動作を行い、
    前記ＥＤＣ動作は、少なくとも前記第１ＥＤＣデータ及び前記第２ＥＤＣデータのうち一つに関連し、
    命令信号をデコードすることは、
    パケットデコードから前記第１命令パケットを受信し、内部命令、内部アドレス、第１内部ＥＤＣデータ及び第１パケット指示信号を発生し、
    前記命令が書き込み命令であれば、前記書き込み命令により指示された書き込み動作の実行を前記ＥＤＣ動作が完了するまでに遅延し、
    前記命令が書き込み命令でなければ、前記ＥＤＣ動作の完了に関係なく、前記命令により指示された動作を直ちに実行し、
    前記ＥＤＣ動作を実行することは、
    前記第１内部ＥＤＣデータ、前記内部命令、前記第１パケット指示信号及び前記内部アドレスをエラー検出器に印加し、
    前記内部命令、前記第１ＥＤＣデータ、前記内部アドレス、及び前記第１パケット指示信号に関する第１エラー信号を前記エラー検出器から発生し、
    前記第１エラー信号を書き込み信号伝送ブロックに印加することを特徴とするメモリシステムの命令取扱方法。
16. 前記書き込み動作の実行を遅延することは、
    前記第１エラー信号に関する第１最終書き込みイネーブル信号を前記書き込み信号伝送ブロックから発生することを特徴とする請求項１５に記載のメモリシステムの命令取扱方法。
17. 前記命令をデコードすることは、
    前記第２命令パケットをパケットデコーダから受信し、内部書き込みデータ、第２内部ＥＤＣデータ及び第２パケット指示信号を発生し、
    前記内部書き込みデータを保存することを特徴とする請求項１５に記載のメモリシステムの命令取扱方法。
18. 前記ＥＤＣ動作を実行することは、
    前記第２内部ＥＤＣデータ、前記内部書き込みデータ及び前記第２パケット指示信号を前記エラー検出器に印加し、
    前記内部書き込みデータ、前記第２内部ＥＤＣデータ及び前記第２パケット指示信号に関する第２エラー信号を前記エラー検出器から発生することをさらに備えることを特徴とする請求項１７に記載のメモリシステムの命令取扱方法。
19. 前記方法は、
    前記第２エラー信号をデータ伝送ブロックに印加し、
    前記第２エラー信号に応答して前記データ伝送ブロックを介して前記保存した内部書き込みデータをメモリセルアレイに伝送することをさらに備えることを特徴とする請求項１８に記載のメモリシステムの命令取扱方法。
20. 前記方法は、
    前記第１及び第２エラー信号に応答して前記メモリからエラーフラッグを発生し、前記エラーフラッグを前記メモリ制御器に伝送することをさらに備えることを特徴とする請求項１８に記載のメモリシステムの命令取扱方法。
21. チャネルを介してメモリに接続したメモリ制御器を備え、
    前記メモリ制御器は、
    命令パケット及び前記命令パケットによって指示される命令に係るエラー検出／訂正ＥＤＣデータを発生し、前記命令パケット及び前記ＥＤＣデータを、チャネルを介して前記メモリに伝送する命令／アドレス伝送ブロックを備え、
    前記メモリは、
    メモリコアと、
    前記命令パケット及び前記ＥＤＣデータを受信し、内部命令、内部ＥＤＣデータ及び内部アドレスを発生するパケット受信機を備える受信機ブロックと、
    前記命令をデコードし、前記ＥＤＣデータに関するＥＤＣ動作を実行するデコード／実行ブロックとを備え、
    もし前記命令が書き込み命令でなければ、前記命令により指示された動作の実行を前記ＥＤＣ動作の完了に関係なく直ちに実行し、もし前記命令が前記書き込み命令なら、前記ＥＤＣ動作が完了するまでに前記命令により指示された動作の実行を遅延し、
    前記内部ＥＤＣデータ、前記内部命令及び前記内部アドレスを受信し、エラー信号を発生するエラーデコーダと、
    前記内部命令を受信し、メモリコアに印加する書き込み信号を備える複数個の制御信号を発生する命令デコーダと、
    前記書き込みイネーブル信号及び前記エラー信号を受信し、前記エラー信号に応答して前記メモリコア内の書き込み動作を実行するようにする最終書き込みイネーブル信号を発生する書き込み信号伝送ブロックと、
    を備えることを特徴とするメモリシステム。
22. 前記命令パケットは、制御データ、アドレスデータ及び書き込みデータのうち少なくとも一つを備えることを特徴とする請求項２１に記載のメモリシステム。
23. 前記命令パケットは、前記ＥＤＣデータをさらに備えることを特徴とする請求項２１に記載のメモリシステム。
24. 前記チャネルは、前記メモリ制御器から前記メモリに前記命令パケット及び前記ＥＤＣデータを伝送する第１単方向バスを備えることを特徴とする請求項２１に記載のメモリシステム。
25. 前記チャネルは、前記命令パケットに応答して前記メモリから前記メモリ制御器に読み出しデータを伝送する第２単方向バスをさらに備えることを特徴とする請求項２４に記載のメモリシステム。
26. 前記第１及び前記第２単方向バスは、異なるバス幅を有することを特徴とする請求項２５に記載のメモリシステム。
27. 前記チャネルは、前記メモリ制御器と前記メモリ間に書き込みデータ及び読み出しデータを伝送する双方向バスを備えることを特徴とする請求項２１に記載のメモリシステム。
28. 前記デコード／実行ブロックにおいて前記ＥＤＣ動作の実行は、循環リダンダンシーチェックＣＲＣで具現され、前記ＥＤＣデータはＣＲＣデータを含むことを特徴とする請求項２１に記載のメモリシステム。
29. 前記命令パケットは、制御データ、前記ＥＤＣデータ及びアドレスデータを備えることを特徴とする請求項２１に記載のメモリシステム。
30. 前記チャネルは、前記メモリ制御器から前記メモリに前記命令パケットに係る書き込みデータを伝送する第２単方向バス、及び前記メモリから前記メモリ制御器に前記命令パケットに係る読み出しデータを伝送する第３単方向バスの少なくとも一つをさらに備えることを特徴とする請求項２４に記載のメモリシステム。
31. 前記第２及び第３単方向バスの少なくとも一つは、前記第１単方向バスと異なるバス幅を有することを特徴とする請求項３０に記載のメモリシステム。
32. 前記命令パケットは、
    制御データ、アドレスデータ、並びに前記制御データ及び前記アドレスデータのうち少なくとも一つに係る第１ＥＤＣデータを含む第１命令パケットと、書き込みデータ及び前記書き込みデータに係る第２ＥＤＣデータを含む第２命令パケットとを備え、
    前記パケット受信機は、前記第１命令パケットを受信し、内部命令、内部アドレス、第１内部ＥＤＣデータ及び第１パケット指示信号を発生することを特徴とする請求項２１に記載のメモリシステム。
33. 前記エラーデコーダは、前記第１内部ＥＤＣデータ、前記内部命令、前記内部アドレス及び第１パケット指示信号を受信し、第１エラー信号を発生し、
    前記命令デコーダは、前記内部命令を受信し、複数個の制御信号を発生し、
    前記書き込み信号伝送ブロックは、前記書き込みイネーブル信号及び前記第１エラー信号を受信し、前記第１エラー信号に応答して最終書き込みイネーブル信号を発生することを特徴とする請求項３２に記載のメモリシステム。
34. 前記チャネルは、前記メモリ制御器から前記メモリに前記第１及び第２命令パケットを伝送する第２単方向バスを含むことを特徴とする請求項３３に記載のメモリシステム。
35. 前記チャネルは、前記メモリから前記メモリ制御器に前記第１及び第２命令パケットのうち少なくとも一つに係る読み出しデータを伝送する第２単方向バスをさらに備えることを特徴とする請求項２６に記載のメモリシステム。
36. 前記第１及び第２単方向バスは、互いに異なるバス幅を有することを特徴とする請求項３５に記載のメモリシステム。
37. 点対点の相互接続の集合を介してメモリカード上に配置された複数個のメモリ素子に接続されたメモリ制御器を備え、
    前記メモリ制御器は、命令を指示し制御データ及びアドレスデータを備える命令パケットを発生し、前記制御データ及び前記アドレスデータのうち少なくとも一つに係るエラー検出／訂正ＥＤＣデータをさらに発生し、少なくとも一つの相互接続を介して前記複数個のメモリ素子の一つと接続された少なくとも一つのメモリに前記命令パケット及び前記ＥＤＣデータを伝送する命令／アドレス伝送ブロックを備え、
    前記メモリは、
    メモリーコアと、
    前記命令パケット及び前記ＥＤＣデータを受信し、内部命令、内部ＥＤＣデータ及び内部アドレスを発生するパケット受信機を備える受信機ブロックと、
    前記命令をデコードし、前記ＥＤＣデータに関するＥＤＣ動作を実行するデコード／実行ブロックとを備え、
    もし前記命令が書き込み命令でなければ前記ＥＤＣ動作の完了に関係なく前記命令により指示された動作の実行をし、もし前記命令が書き込み命令なら前記ＥＤＣ動作が完了するまでに前記書き込み動作の実行を遅延し、
    前記内部ＥＤＣデータ、前記内部命令及び前記内部アドレスを受信し、エラー信号を発生するエラーデコーダと、
    前記内部命令を受信し、メモリコアに印加する書き込み信号を備える複数個の制御信号を発生する命令デコーダと、
    前記書き込みイネーブル信号及び前記エラー信号を受信し、前記エラー信号に応答して前記メモリコア内の書き込み動作を実行するようにする最終書き込みイネーブル信号を発生する書き込み信号伝送ブロックと、
    を備えることを特徴とするメモリシステム。
38. 前記命令／アドレス伝送ブロックにより発生した前記命令パケットは、制御データ、アドレスデータ、及び前記制御データ及び前記アドレスデータのうち少なくとも一つに係る第１ＥＤＣデータを備える第１命令パケットと、
    書き込みデータ及び前記書き込みデータに係る第２ＥＤＣデータを含む第２命令パケットとを含み、
    前記パケット受信機は、
    前記第１命令パケットを受信し、内部命令、内部アドレス、第１内部ＥＤＣデータ及び第１パケット指示信号を発生することを特徴とする請求項３７に記載の高速メモリシステム。
39. 前記エラーデコーダは、前記第１内部ＥＤＣデータ、前記内部命令、前記内部アドレス、及び第１パケット指示信号を受信し、第１エラー信号を発生し、
    前記命令デコーダは、前記内部命令を受信し、複数個の制御信号を発生し、
    前記書き込み信号伝送ブロックは、前記書き込みイネーブル信号及び前記第１エラー信号を受信し、最終書き込みイネーブル信号を発生することを特徴とする請求項３７に記載の高速メモリシステム。
40. 前記複数個のメモリ素子のうち少なくとも一つは、前記メモリを含む垂直に積層されたメモリを備えることを特徴とする請求項３７に記載の高速メモリシステム。
41. 前記垂直に積層されたメモリは、
    前記垂直に積層されたメモリの他のメモリに前記命令パケット及び前記ＥＤＣデータを再駆動するために構成された最下位メモリを含むことを特徴とする請求項４０に記載の高速メモリシステム。
42. 前記命令パケットは、制御データ、アドレスデータ、及び前記制御データ及び前記アドレスデータのうち少なくとも一つに係るエラー検出／訂正ＥＤＣデータを含み、
    前記メモリカードは、前記ＥＤＣデータに応答して少なくとも一つのエラー検出／訂正ＥＤＣデータをさらに含むことを特徴とする請求項４０に記載の高速メモリシステム。
43. 前記垂直に積層されたメモリそれぞれは、
    メモリーコアと、
    パケット命令を受信し、内部制御データ、内部アドレスデータ及び内部ＥＤＣデータを受信するパケット受信機と、
    前記内部ＥＤＣデータ、前記内部命令及び前記内部アドレスを受信し、エラー信号を発生するエラーデコーダと、
    前記内部命令を受信し、前記命令を実行するメモリコアに印加される複数個の制御信号を発生する命令デコーダと、
    前記書き込みイネーブル信号及び前記エラー信号を受信し、前記エラー信号に応答して前記メモリコア内に書き込み動作を実行するようにする最終書き込みイネーブル信号を発生する書き込み信号伝送ブロックと、
    を備えることを特徴とする請求項４２に記載の高速メモリシステム。

Images