TWI446159B - 記憶體系統及命令處理方法 - Google Patents

Description

記憶體系統及命令處理方法

本發明概言之係關於用於處理記憶體系統命令之記憶體系統及方法。

“記憶體系統”之概念目前涵蓋各種各樣達成對數位資料之傳遞、儲存及擷取之電路及相關控制方法。從前，記憶體系統僅與電腦系統及類似計算邏輯平臺相關聯。如今，許許多多消費品(範圍從行動電話到汽車直到製冷機)均包括具有各種不同複雜度之記憶體系統。

一通用記憶體系統概念性地顯示於圖(FIG)1中，其中一記憶體2提供用於儲存經由一通道3自一記憶體控制器1接收之資料。

記憶體2按其操作性質可係揮發性或非揮發性的。一揮發性記憶體只有在對該記憶體應用功率時才保持所儲存資料。動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)均屬於衆所習知之揮發性記憶體範疇。與此相反，非揮發性記憶體具有在不存在應用功率之情況下保持所儲存資料的能力。快閃記憶體係非揮發性記憶體之一常用實例。

不管記憶體類型及相關儲存能力如何，一記憶體通常必須與某種記憶體控制器相關聯。圖1中所示之記憶體控制器1可採用諸多不同形式，包括一通用處理器或控制器、一直接記憶體位址(DMA)控制器、一主機裝置中央處理單 元(CPU)、一專用資料交換或傳遞元件等。於其所有變化形式中，而且不管附加功能性如何，記憶體控制器1皆以其基本相關功能性來控制往來於記憶體2之資料傳遞。

記憶體控制器1與記憶體2之間的資料傳遞係經由一通道3達成。通道3按其構建形式可係硬接線或無線的。舉例而言，資料可經由射頻(RF)通道、紅外線通道及/或磁電通道在記憶體控制器1與記憶體2之間無線傳遞。更特定而言，記憶體控制器1與記憶體2係經由一硬接線通道來連接，該硬接線通道係由一個或多個匯流排及/或各種信號線形成。在此上下文中，一"匯流排"僅係一通常相關於一資料塊及/或一定時段運作之信號線集(物理上或操作上)。

圖2中所示之實例僅係衆多類型之可用於將記憶體2與一記憶體控制器1連接之硬接線通道3中之幾個類型。於第一例示實例中，記憶體2與記憶體控制器1係藉由複數個單向控制信號線(C/S)、一單向位址匯流排(ADDR)及一雙向資料匯流排(DQ)來連接。出於例示之目的而假定記憶體2係一DRAM，則該等控制信號線可用來傳送常用控制信號，例如晶片選擇(CS)、列位址選通脈衝(RAS)、行位址選通脈衝(CAS)、寫入啟用(WE)等。於此組態中，該位址匯流排可用來傳送多個位址位元以識別欲分別將資料讀取或寫入至其或自其讀取或寫入資料之記憶體2中之唯一位置。寫入至記憶體2之資料將在下文中稱作"寫入資料"而自記憶體2擷取之資料將在下文中稱作"讀取資料"。

於圖2之第二例示實例中，該單向控制信號線集及該位 址匯流排有效地結合成一單個控制/位址(C/A)匯流排。此匯流排組態通常使用封包化命令來與記憶體系統相關聯。亦即，某些記憶體系統架構利用藉由將資料組態成所謂"資料封包"所提供之靈活性及效率。資料封包之定義及使用為熟習此項技術者所充分瞭解且係諸多習用協定及標準之主題。

於圖2之第三例示實例中，一習見之單向C/A匯流排結構亦用來將寫入資料自記憶體控制器1傳送至記憶體2。此外，該寫入資料可與相關控制資料及/或位址資料一起分組成一個或多個資料封包。

最後，於圖2之第四例示實例中，一共用雙向匯流排用來不僅將控制資料、位址資料及寫入資料自記憶體控制器2傳送至記憶體1，而且將讀取資料自記憶體2傳送至記憶體控制器1。僅某些控制信號線以其他方式界定於該習見之雙向匯流排外部記憶體控制器1與記憶體2之間。於此實例中，該讀取資料可在自記憶體2傳送至記憶體控制器1前加以封包化。

習用及新興記憶體系統之一個顯著特性係一日益增長的對更大資料頻帶寬(亦即，每一單元作業之可用資料)及/或資料通量(每一時間週期之可用資料)之需要。資料頻帶寬度可藉由增加一記憶體系統作業中傳送至一記憶體/自一記憶體傳送之資料位元數量來增大。資料通量可藉由增加一記憶體系統作業中傳送至一記憶體/自一記憶體傳送之資料位元數量及/或提高藉以實施每一記憶體系統作業之 速度來增大。

假設減小記憶體系統尺寸及功耗同時使可用資料頻帶寬度及資料通量最大化之並行商業動機，很快出現了某些實際限制毫不奇怪。舉例而言，將一記憶體控制器與記憶體連接之信號線之數量可受限於該記憶體或記憶體控制及尺寸及/或對應之可用連接(輸入/輸出)銲盤數量。假設該等物理限制，一記憶體系統中之所有或某些信號線可在其使用中加以多工處理。

不管記憶體與記憶體控制器之間的物理連接如何，幾乎所有的現代記憶體系統均正在越來越快的時鐘速度下執行。越來越快的時鐘速度便於更大的資料通量。增強的資料通量非常有利於諸多商業應用。

遣憾的是，越來越快的時鐘速度亦增加資料通信(傳輸及/或接收)錯誤之可能性。實際上，記憶體系統已變得如此之複雜且資料傳遞速度已變得如此之快，以致於諸多現代記憶體系統如今納含錯誤偵測及/或錯誤校正(單獨地或籠統地指示為"EDC")能力以減輕不可避免的資料錯誤後果。

EDC能力以前主要用於長距離(或成批)資料訊務，例如電話網路及衛星通信系統。不過，如今，在記憶體系統內納含EDC能力之優點已為人們所充分瞭解。存在諸多不同類型之EDC協定、技術、方案、以及相關電路及軟體。一類相對簡單的錯誤偵測技術通常用來實施一稱作循環冗餘檢查(CRC)之功能性。更精密之EDC技術不僅能夠偵測通 信資料中一個或多個錯誤之存在，而且能夠校正所偵測之錯誤。

幾乎所有EDC技術均藉由向一正在傳送之資料塊添加額外("開銷")資料位元構建而成。亦即，該資料塊首先經由一數學或邏輯計算來加以執行以產生對應的EDC資料。該EDC資料隨後與該資料塊一起傳遞。於該接收端，再次經由一類似數學/邏輯計算來執行該資料塊並將所得到之資料與所接收之EDC資料相比較。一成功之比較指示一無錯誤資料塊。一失敗之比較指示該資料塊中一個或多個錯誤。當使用更精密之EDC技術時，該等錯誤可藉由進一步藉助於該開銷資料來加以校正。

隨著記憶體系統之操作速度及總體複雜度增大，傳送於一記憶體控制器與一記憶體之間的控制資料、位址資料、寫入資料、讀取資料等已變得越來越對錯誤敏感。該等錯誤之潛在的災難性影響顯而易見。錯誤的控制資料、位址資料及/或寫入資料尤其危險，此乃因此類資料能夠破壞儲存於記憶體中之資料。

鑒於上述，諸多現代記憶體控制器如今包括能夠相關於記憶體系統作業(例如，讀取/寫入作業)產生EDC資料的專門電路及/軟體例程。一連接至納含EDC能力(例如，硬體及/或軟體)之記憶體控制器之記憶體必須在功能上能夠將EDC資料與其他資料分離，並隨後使用該EDC資料來驗證該其他資料之某一部分之完整性。

另外，該記憶體常包括能夠在識別出錯誤資料時通知該 記憶體控制器的專門電路及/或軟體例程。回應於一來自該記憶體之通知，該記憶體控制器可重發該錯誤資料。

當由該記憶體控制器所提供之EDC資料允許時，該記憶體可另外或替代包括能夠校正識別於所接收資料中之錯誤的錯誤校正電路及/或軟體例程。記憶體系統之EDC能力之總體能力及精密度係一設計選擇問題，但增加對EDC能力之一定供給正在現代記憶體系統中進行。

在使用資料封包通信技術之記憶體系統之上下文中，EDC能力尤其有利。亦即，個別資料封包可經界定以包括對應的EDC資料以及其他類型之資料(例如，控制資料、位址資料、寫入資料等)。該EDC資料可與該等其他資料類型中之任何一者或多者相關聯(例如，自該等其他資料類型中之任何一者或多者中導出且用於偵測及/或校正其中之錯誤)。

雖然EDC能力在對正在一記，憶體控制器與一記憶體之間傳送之資料之驗證方面提供巨大好處，但該等能力係以很高代價而來。最大之代價通常係對記憶體系統作業之總體速度之影響。執行於該記憶體控制器中之EDC作業，且更特定而言執行於該記憶體中之EDC作業在記憶體系統內形成一資料通量瓶頸。因此，現代記憶體系統設計者面臨對增大資料通量(其需要流線、簡化及加速的記憶體系統作業)與確保資料完整性(其需要精密且相對慢的EDC作業)之對立要求。

鑒於至少上述問題，本發明之精選實施例提供一種記憶體系統，其能夠藉助EDC能力之供給確保資料完整性同時避免命令執行瓶頸之可能性。

根據一實施例，本發明提供一種用於運作一包括一記憶體控制器及一記憶體之記憶體系統之方法。該方法包括：將一命令及與該命令相關聯之錯誤偵測/校正(EDC)資料自該記憶體控制器傳送至該記憶體，解碼該命令且並行執行一與該EDC資料相關之EDC作業，但若該命令係一寫入命令，則延遲對一由該寫入命令所指示之寫入作業直到該EDC作業完成為止，否則立即執行一由該命令所指示之作業而不管該EDC作業完成與否。

於一相關實施例中，經由一第一單向匯流排以一包括該EDC資料、控制資料及位址資料之命令封包形式將該命令自該記憶體控制器傳送至該記憶體，且解碼該命令包括在一封包接收器中接收該命令封包並回應於此而產生一內部命令、內部EDC資料及一內部位址。

於一相關實施例中，執行該EDC作業包括：將該內部EDC資料、該內部命令及該內部位址應用至一錯誤偵測器；相關於該內部命令、內部位址及該內部EDC資料在該錯誤偵測器中產生一錯誤信號；並將該錯誤信號應用至一寫入啟用信號傳遞塊。延遲執行該寫入作業可包括回應於該錯誤信號而在該寫入信號傳遞塊中產生一最終寫入啟用信號。

於再一相關實施例中，將該命令自該記憶體控制器傳送 至該記憶體，作為一包括控制資料、位址資料及與該控制資料及位址資料中至少一者相關聯之第一EDC資料的第一命令封包，及一包括寫入資料及與該寫入資料相關聯之第二EDC資料的第二命令封包。解碼該命令信號包括在一封包接收器中接收該第一命令封包，並回應於此而產生一內部命令、一內部位址、第一內部EDC資料及一第一封包指示信號。執行該EDC作業可包括：將該第一內部EDC資料、該內部命令、該第一封包指示信號及該內部位址應用至一錯誤偵測器；相關於該內部命令、該第一EDC資料、內部位址及該第一封包指示信號，在該錯誤偵測器中產生一第一錯誤信號；並將該第一錯誤信號應用至一寫入信號傳遞塊。此外，延遲執行該寫入作業可包括相關於該第一錯誤信號，在該寫入信號傳遞塊中產生一最終寫入啟用信號。

於再一相關實施例中，解碼該命令可進一步包括：於該封包解碼器中接收該第二命令封包並產生內部寫入資料、第二內部EDC資料及一第二封包指示信號，並儲存該內部寫入資料。執行該EDC作業可進一步包括：將該第二內部EDC資料、該內部寫入資料及該第二封包指示信號應用至該錯誤偵測器，並相關於該內部寫入資料、該第二內部EDC資料及該第二封包指示信號，在該錯誤偵測器中產生一第二錯誤信號。

於另一實施例中，本發明提供一種記憶體系統，其包括：一記憶體控制器，其經由一通道連接至一記憶體，其 中該記憶體控制器包括：一命令/位址傳輸塊，其產生一命令及與該命令相關聯之錯誤偵測/校正(EDC)資料，並經由該通道將該命令及該EDC資料傳送至該記憶體，且其中該記憶體包括：一接收器塊，其接收該命令及EDC資料；及一解碼/執行塊，其解碼並與執行一與EDC資料相關之EDC作業並行執行該命令，其中立即執行一由該命令所指示之作業而不管該EDC作業完成與否，除非該命令係一寫入命令，但若該命令係一寫入命令，則延遲該作業直到該EDC作業完成為止。

於另一實施例中，本發明提供一種高速記憶體系統，其包括：一記憶體控制器，其經由一點對點互連集合連接至複數個配置於一記憶體卡上之記憶體元件，其中該記憶體控制器包括：一命令/位址傳輸塊，其產生一命令及與該命令相關聯錯誤偵測/校正(EDC)資料，並經由該等互連中至少一者將該命令及該EDC資料傳送至至少一個與該複數個記憶體元件中之該一者相關聯之記憶體，且其中該記憶體包括：一接收器塊，其接收該命令及EDC資料；及一解碼/執行塊，其解碼並與執行一與EDC資料相關之EDC作業並行執行該命令，其中立即執行一由該命令所指示之作業而不管該EDC作業完成與否，除非該命令係一寫入命令，但若該命令係一寫入命令，則延遲該作業直到該EDC作業完成為止。

就此而言，該複數個記憶體元件中至少一者可包括一包括該記憶體之垂直堆疊式記憶體配置。該堆疊式記憶體配 置亦可包括一最低記憶體，該最低的記憶體經組態以將該命令及該EDC資料再驅動至該堆疊式記憶體配置中之另一記憶體。

現在將參照附圖闡述本發明之實施例。然而，本發明亦可以其他形式及不同形式來體現而不僅限於所示實施例。更確切地說，提供所示實施例來作為教示實例。本發明之實際範疇由以下申請專利範圍所界定。

於一態樣中，本發明實施例解決增大一納含EDC能力之記憶體系統內之命令執行時延問題。習用記憶體系統只人在完成一對應EDC作業後依序執行命令。當相關於一命令將EDC資料自一記憶體控制器傳送至一記憶體時，必須在可該命令可在該記憶體中執行前實施一EDC作業來驗證與該命令相關聯之資料(例如，控制資料、位址資料等)的準確度。該EDC作業繼之以該命令作業之此順序執行確保相關於該命令接收之資料在該命令實際執行前為準確的。

命令資料驗證繼之以該命令之執行之此簡單的順序方法確保準確度。此方法亦有可能在該記憶體中形成一命令執行瓶頸。例如，若瞬態雜訊顯見於一連接該記憶體控制器及記憶體之通道上，則一組由該記憶體依序接收之命令可包括雜訊誘發之資料錯誤。用於識別及/或校正該等錯誤之EDC作業可在其各自或累積執行時相對漫長。由於由該組命令所指示之記憶體系統作業只可在EDC驗證後依序執行，因此習用記憶體系統可在一相對慢的EDC作業順序中 陷入困境。因此，習用記憶體系統中之資料能量可顆著降低。

然而，本發明實施例識別到記憶體系統作業類型之間的實際執行區別。不失一般性地，本發明實施例認識到"寫入作業"與"非寫入作業"之間的明顯區別。為了本說明之目的，一"寫入作業"係任何意欲具有改變記憶體中一個或多個資料值之能力的作業。此定義較例如習用RAM裝置之上下文中所使用之片語"寫入作業"之慣常用途更廣。此定義亦包括習用快閃記憶體裝置之上下文中所使用之"程式作業"。顯然，該等類型之習用作業一其特定而言歸因於記憶體中所儲存之資料的改變一包含於一"寫入作業"之工作定義內。不過，其他作業亦包括於此定義內。舉例而言，諸多種非揮發性記憶體中所實施之抹除作業亦意欲能夠改變記憶體中一個或多個資料值，且因此歸屬於一寫入作業之工作定義內。

與此相反，其他記憶體系統作業(下文中個別地且籠統地稱作"非寫入作業")並非意欲能夠改變記憶體中一個或多個資料值。應用至揮發性及非揮發性記憶體二者之習用讀取作業係非一寫入作業之實例，此乃因其執行並非意欲改變記憶體中所儲存之任何資料值。此外，應用至習用記憶體之再新作業如同習用晶片選擇作業等係一非寫入作業之另一實例。

於下文說明中，每一作業(無論一寫入作業或一非寫入作業)皆假定為與一個或多個命令相關聯。某些記憶體系 統中一些作業可回應於一由一整體命令資料塊所指示之單個命令而執行。其他作業可回應於多個指示於一包含命令資料之資料塊序列或集上之命令而執行。為本說明自始至終清晰起見，各種命令之執行細節之間的此種區別將不再提及，且每一記憶體系統作業皆假定為回應於"一命令"而實施，從而認識到該命令可包含諸多不同資料組態及/或資料定時特性。因此，鑒於上述，一寫入作業將假定為回應於一"寫入命令"而執行於一記憶體中，而一非寫入作業將假定為回應於一"非寫入命令"而執行於一記憶體中。

命令及與命令相關聯之資料可在本發明實施例之上下文內以各種方式在一記憶體控制器與一記憶體之間"傳送"。此傳送按其性質可係無線及/或硬接線的。本發明實施例涵蓋標準及定製資料通信協定二者。

命令及相關記憶體系統資料(例如，位址資料、寫入資料、讀取資料等)可以一資料封包形式或以某一其他非封包形式(亦即，使用習用串列或並列資料通信技術)在一記憶體控制器與一記憶體之間傳送。資料封包於其結構及通信定時方面可以不同方式界定。本發明實施例涵蓋標準及定製資料封包定義二者。因此，雖然本發明某些實施例對使用封包化資料之記憶體系統具有特定應用及益處，但本發明不僅限於該等系統。

命令(無論封包化或非封包化)必須在使用基於記憶體之資源(例如，記憶體可用之硬體及/或軟體資源)來加以執行前(或作為其一部分)在記憶體內進行"解碼"。封包解碼係 一充分瞭解之概念。由於封包化資料之一共同目的係對對應之信號線進行多工處理，因此需要對一資料封包中所包含的資料位元進行某一分劃及後續解碼。不過，本說明中所使用之術語"解碼"具有一更廣的定義且包含所有數位資料及/或類比信號解釋及/或轉換形式。

於諸多示例中，為了說明之目的，可將記憶體系統資料及/或信號識別為內部的與外部的。內部資料、內部位址、內部命令等係指可於該記憶體系統之一記憶體內運作或有意義的資料。舉例而言，在實際應用中，由多個商家製造之記憶體控制器連同由不同商家製造之記憶體一起用於記憶體系統中。通常將各種記憶體控制器命令"解碼"成可在一記憶體內執行之內部命令。有時，外部與內部命令或外部與內部資料之格式及定義可相同。但是，對一自一記憶體控制器接收之命令或資料之某一解碼、轉換或解釋可由一記憶體來實施。此亦適用於某些控制信號，例如時鐘信號。然而，記憶體控制器與記憶體之間的資料/時鐘定時轉換、資料類型轉換、信號位準轉換、命令解釋及解碼等被認為在性質上係習用的且將因記憶體系統設計而改變。

一旦一命令及任何相關資料接收於記憶體中，藉由解碼成功識別，並藉由一所應用之EDC作業驗證，則其可使用記憶體中之硬體及/或軟體資源來加以執行。對一特定記憶體系統中之命令的實際執行為一設計選擇問題且亦為了本說明之目的而被認為係習用的。

於下文所示實施例中，一通用記憶體核心被指示為一用於將資料儲存於一記憶體中主要硬體資源。雖然已選取DRAM實例來說明本發明各實施例，但熟習此項技術者將認識到，亦可使用其他記憶體類型，例如一SRAM或一快閃記憶體(NAND或NOR)。為清晰起見，將採用習用記憶體核心以免重複與藉以達成資料儲存(寫入或程式化)及資料擷取(讀取)之實際機制相關之無關且通常瞭解之細節。因此，列及行定址技術、所應用之字線及位元線電壓、所應用之資料作業順序、所應用之信號線及控制信號順序等將隨特定記憶體核心之特定類型及設計而改變。

本發明實施例亦認識到，記憶體核心通常與多個相關電路(例如解碼器、電壓產生器、冗餘記憶體電路等)相關聯。該等通常關聯之周邊電路基本上從下文所示之實施例中刪去，此乃因其設計、使用及於該等實施例中之包含被認為係通常所瞭解的。

鑒於寫入作業與非寫入作業之間截然不同的操作含意，本發明某些方法實施例可由圖3之流程圖來加以歸納。在此流程圖中，假定一記憶體控制器已將一記憶體系統命令連同包括EDC資料之相關資料傳送至一記憶體。一旦接收到該命令(4)，該記憶體即刻開始並行執行一解碼作業(5A)及一EDC作業(5B)。在此上下文中，短語"並行"係指同時實施或任何程度上之重疊執行。理想地，該解碼作業及EDC作業將同時開始並大致並行執行直到該兩個作業中之更快的一者完成為止。然而，一執行該解碼作業之解碼器 電路與一執行該EDC作業之EDC電路之間的不同信號線長度以及各個電路構建形式之間的真實世界執行變異可導致該兩個作業之間執行的某一不對稱性。儘管如此，該兩個作業之間任何程度之重合執行皆假定為"並行"。

與等待解碼並執行一作業直到其由一對應的EDC作業驗證後為止之習用方法不同，本發明實施例在實施該EDC作業之同時開始解碼並可能執行一所接收之命令。對所接收命令之初始解碼(5A)將該命令識別為一寫入命令或一非寫入命令(7)。若所接收之命令係一非寫入命令，則立即執行該命令而毫不考慮該EDC作業之結果(5B)。在此上下文中，術語"立即"特定係指該EDC作業及其完成。除執行一非寫入作業未必需要某一對EDC順從性(例如，一EDC驗證閘控功能)之先前肯定指示之實際效果外，其未必指示一時間立即性。

相反地，當該初始解碼(5A)指示所接收之命令係一寫入命令時，不"立即"執行該寫入命令。更確切地說，由該寫入命令所指示之寫入作業之執行(9)係隨一對應EDC作業之執行而促成之肯定指示而定(例如由其閘控)。因此，該寫入命令只是在該命令及其相關資料已被驗證為無錯誤後或任何所偵測之錯誤均得到校正之後才執行。

如上文所提及，習用EDC作業在其複雜度、精密度及應用方面存在差異。於某些實施例中，僅一單個CRC或類似檢查和程序可執行以驗證對一所接收之命令之校正。該EDC作業對一錯誤之指示可在某些實施例中除設定一錯誤 旗標並忽略該錯誤命令外不導致其他基於記憶體之活動。於該等實施例中，該錯誤旗標可促成基於記憶體控制器之活動，例如以一降低之時鐘頻率對該命令之重傳、錯誤偵測及校正等。

於再其他實施例中，該記憶體可實施能夠校正一個或多個包含於該命令及其相關資料中之錯誤之高度精密的錯誤校正程序。然而，甚至當該記憶體具有固有錯誤校正能力時，一錯誤指示(例如一錯誤旗標)亦通常自該記憶體傳送至該記憶體控制器，以便該記憶體控制器可(在可用時)對後續通信或命令資料之形成進行調整。

以此方式，非寫入作業可立即執行而不存在與等待該EDC作業完成相關聯之延遲。由於非寫入作業並非意欲改變一個或多個儲存於記憶體中之資料值，因此其潛在的錯誤執行對於該記憶體系統之連續作業不太重要。舉例而言，若一與一讀取作業相關聯之讀取位址資料中，一錯誤造成自記憶體讀取錯誤資料，則此資料可被該記憶體控制器廢棄且該讀取作業重新起始。雖然該等重試作業延遲該記憶體系統之整個作業，但其並不破壞儲存於記憶體中之資料。

不過，由於寫入作業不存在破壞儲存資料之可能性，因此其執行取決於一對應EDC作業之一肯定指示。因此，僅歸因於寫入作業之EDC作業能夠延遲記憶體通量。因此，形成基於記憶體執行瓶頸之可能性降低同時亦確保儲存資料之完整性。

一根據本發明運作之記憶體系統之實例顯示於圖4中。此處，記憶體控制器10經由一硬接線通道13連接至一記憶體20。記憶體20於所示實例中假定為一DRAM，但其亦可係另一形式之揮發性記憶體(例如一SRAM)、一非揮發性記憶體(例如一快閃記憶體)、或一具有混合的揮發性及非揮發性組件之記憶體(例如一與揮發性記憶體高速緩存、中間記憶體及/或暫時緩衝器相關聯之非揮發性核心記憶體)。

於圖4之所示實例中，記憶體控制器10包括一時鐘發生器(CLKG)，該時鐘發生器產生一外部時鐘信號(CLK)並經由一專用信號線將該外部時鐘信號(CLK)應用至記憶體20。雖然常見，但，尤其在同步記憶體系統中，不需要將一外部時鐘應用至記憶體20，而可在內部產生一內部時鐘(lclk)來驅動記憶體20內之電路作業。另一選擇為，記憶體20可回應於一發生於一個或多個不同於該記憶體控制器之源的外部信號來產生該(等)必需的內部時鐘信號。

記憶體控制器10亦包括一命令與位址封包產生器12(C/A_G)。因此，至少將圖4之所示實例中記憶體控制器10與記憶體20之間的命令與位址通信假定為以封包形式通信。出於多重目的，將資料封包之定義及產生被認為係習用的且本說明中將不再給出關於C/A封包產生器12之具體性質及設計之細節。於所示實施例中，由C/A產生器12所產生之C/A封包經由一單向C/A匯流排傳送至記憶體20。

記憶體控制器10亦包括一資料發射器14及一資料接收器 15，二者皆屬於習用設計的。資料發射器14產生用於傳送至記憶體20之寫入資料。於所示實例中，該寫入資料經由一單向匯流排寫入匯流排(WB)傳送。寫入資料係回應於一由一來自記憶體控制器10之命令而儲存於記憶體20中之資料。於所示實例中，寫入資料通常將與一對應的寫入命令並行傳送至記憶體20，但其亦可在傳送記憶體控制器10之對應寫入命令之前或之後傳送。

資料接收器15自記憶體20接收讀取資料。讀取資料係回應於一由記憶體控制器10傳送之讀取命令而自記憶體20擷取之資料。讀取資料經由一單向讀取匯流排(RB)自記憶體20傳送至記憶體控制器10。

因此，於圖4之所示實例中，通道13包括：一時鐘信號線、一第一單向C/A匯流排、一第二單向寫入匯流排、及一第三單向讀取匯流排。另外，可使用一專用錯誤信號線來將對一錯誤之偵測自記憶體20傳送至記憶體控制器10。使用分開的單向匯流排具有若干性能優點，包括減少了對仲裁匯流排爭用之需要。另外，可使第一、第二及第三匯流排之間的匯流排寬度(亦即，形成每一匯流排之組成信號線數量)最佳化。因此，所對應的第一、第二及第三匯流排寬度可相同或不同。例如，可針對寫入及讀取作業使用不同之匯流排寬度以達成最大資料傳遞效率。例如，參見2002年2月21日公開之公開美國專利申請案2002/0023191，該申請案之標的物特此以引用方式併入本文中。

圖4之所示實例中之記憶體20包括一內部時鐘發生器(ICLKG)22以接收該外部時鐘信號(CLK)並產生至少一個內部時鐘信號(lclk)。由內部時鐘發生器11所產生之該一個或多個內部時鐘信號應用至記憶體20內各個電路。例如，於圖4所示同步DRAM實例中，一內部時鐘信號(lclk)應用至封包接收器(PR)24以及內部讀取/寫入資料緩衝器30及32。如同記憶體控制器10中之外部時鐘發生器11一樣，內部時鐘發生器22之設計被認為在性質上係習用的。

封包接收器24按其設計及操作亦可係習用的。封包接收器24自記憶體控制器10接收經由C/A匯流排傳送之C/A封包並隨後解碼該C/A封包中所包含之資料。在此上下文中，解碼可與將封包資料位元分離成其組成分量(例如來自命令資料、來自EDC資料等之位址資料)一樣簡單。另一選擇為或另外，封包接收器24可對該外部應用之封包資料進行解碼並將其變換成內部相容資料。此變換可與轉換信號位準或重定時資料位元一樣簡單，或其可涉及一涉及查表及/或資料變換演算法之執行的完整外部-內部代碼轉換。不管計算或連算複雜度如何，於圖4所示之實例中，封包接收器24均假定從該輸入命令中導出一內部命令(com)、內部位址(add)及內部EDC資料(edc)。

應注意，一封包接收器之概念接近假定記憶體控制器10與記憶體20之間的封包化資料傳送之所示實例。於非封包記憶體系統中，可使用一更通用之"接收器塊"來接收並解碼該命令。

應進一步注意，在此上下文中，可相關於該內部命令及/或該內部位址導出該內部EDC資料。因此，該(等)接著實施之EDC作業可應用至僅指示該內部命令之資料、僅指示該內部位址之資料或籠統地視為一單個資料塊或視為分開的資料塊的命令與位址資料二者。因此，於所示實例中，錯誤偵測器(ED)28接收該內部命令、內部位址及內部EDC資料。在使用所接收之資料實施一界定EDC作業後，錯誤偵測器28產生一指示所接收之C/A資料封包中存在或不存在一錯誤之錯誤信號(er)。

於此描述性上下文中，術語"錯誤偵測器"已用來指示一勝任之錯誤偵測器，例如一個構建一CRC技術之錯誤偵測器。不過，此術語不應視為由於某種原因而僅限於錯誤偵測電路或類似能力。而是，該等電路亦可納含具有不同精密度之錯誤校正能力。

該內部位址亦應用至一在操作上組態有一習用DRAM記憶體核心36之習用位址解碼器(AD)34。位址解碼器34可用於產生構建記憶體核心36內各種作業之字線(WLi)及位元線(Yi)信號。

該內部命令亦應用至記憶體20內一命令解碼器(CD)26。命令解碼器26按其設計及操作可係習用的。於圖4之所示實例中，一多位元內部命令由封包接收器24產生並應用至命令解碼器26。回應於該內部命令，命令解碼器26產生複數個記憶體控制信號。自然地，由命令解碼器26所產生控制信號之數量及性質將隨正在使用之記憶體核心以及其相 關周邊電路之性質及類型而改變。於圖4之所示實例中，習用DRAM控制信號(例如晶片起始(ACT)、預充電(PRE)、再新(RE)及寫入啟用(WE)等)係由命令解碼器26產生。除寫入啟用信號外，該等控制信號可通常應用至記憶體核心36及其相關周邊電路。

不過，將該寫入啟用信號應用至執行記憶體20中寫入作業之電路必須慮及正由錯誤偵測器28實施之EDC驗證作業。亦即，對一個或多個起始記憶體20內寫入作業之信號之應用係由某一來自錯誤偵測塊28之關於與該內部寫入命令及/或內部位址相關聯之資料有效(亦即，不包含一未加校正之錯誤)的指示閘控。在此上下文中，術語"寫入啟用信號"不僅限於一單個信號指示。而是，本發明實施例識別到，一個或多個單獨或組合採用之控制信號(或資料值)可用來起始一寫入作業。因此，為了簡化用法，將把以任一格式或組合應用之此(等)控制信號稱作"一寫入啟用信號"。

對一寫入啟用信號之應用與某一對與寫入作業資料相關之有效資料之EDC相關指示之間的此功能關係可以多種方式達成。舉例而言，一在一記憶體駐存控制器或類似控制邏輯上執行之軟體例程可來用延遲對該寫入啟用信號之應用直到接收到一來自另一構建該EDC作業之例程之肯定指示為止。或者，對該寫入啟用信號之閘控可使用多個不同電路來達成。

於圖4之所示實例中，使用一寫入啟用信號傳遞塊38來 閘控對由命令解碼器26產生之寫入信號至記憶體核心36及其相關電路之應用。

圖5略為更詳細地顯示寫入啟用信號傳遞塊38。由命令解碼器26產生之寫入啟用信號(WR)接收於一延遲元件38-1(例如，一正反器或鎖存器電路)中。延遲元件38-1之輸出應用至一開關元件38-2，例如一閘控正反器電路。此信號隨後在應用一由錯誤解碼器28產生之錯誤信號(er)時自開關元件38-2輸出作為一最終寫入啟用信號(FWR)。該最終寫入啟用信號(FWR)控制該寫入作業於記憶體核心36及其相關電路中之執行。熟習此項技術者應認識到，存在諸多不同之可用於構建一應用於一應用至一記憶體核心之寫入啟用信號之錯誤指示閘控功能之電路。

如先前所提及，錯誤偵測器28所產生之錯誤信號(er)可係諸多不同錯誤偵測及/或錯誤校正演算法、電路及/或協定之產物。一個能夠產生一錯誤信號(er)之電路的簡單實例顯示於圖6中。此處，錯誤偵測器28顯示得略為更詳細。錯誤偵測器28包括一能夠構建一CRC演算法之習用EDC產生器28-1。於所示實例中，EDC產生器28-1接收該內部命令及該內部位址二者並相關於所接收之資料產生內部CRC資料(icrc)。然後，在一習用比較器電路28-2中，將該內部CRC資料(icrc)與自封包接收器24提供之EDC資料(例如，該命令封包內由記憶體控制器10計算出且傳送至記憶體20之外部CRC資料)相比較。一對該兩個資料集合之成功比較產生一來自錯誤偵測器塊28之肯定(無錯誤)指 示。一對該兩個資料集合之不成功比較產生一來自錯誤偵測器塊28之否定(錯誤)指示。於一實施例中，由錯誤偵測器28所產生之錯誤信號(er)可係一提供該等否定或肯定指示之簡單的邏輯信號(例如，一旗標值)。

一傳送至記憶體20之命令封包中存在一個或多個錯誤通常對所對應之記憶體控制器10具有重要意義。錯誤最常見係由雜訊效應通道13引入一資料封包。不過，亦可具有諸多其他可能的資料位元錯誤源。諸多現代記憶體控制器包括可調用來改善資料通信準確度之調適性能力。舉例而言，回應於一來自記憶體20之錯誤指示，記憶體控制器10可提高其信號傳輸強度以減輕通道13中之雜訊效應。記憶體控制器10亦可或另一選擇為降低其資料傳輸速率，或開始使用一更魯棒的錯誤偵測及校正技術。另一選擇為，記憶體控制器10可簡單地重發一錯誤命令，或以一更高的傳輸強度及/或更慢的傳輸速率來重發一錯誤命令。因此，當一錯誤指示由錯誤偵測器28產生時，記憶體20通常將(但未必)向記憶體控制器10傳送"一錯誤旗標"。在此上下文中，該錯誤旗標可採用諸多不同形式中之一者，但於圖4之所示實例中，一簡單的二進製資料信號經由一專用錯誤旗標信號線自記憶體20傳送至記憶體控制器10。該旗標信號可在傳送一命令封包後由記憶體控制器10定期輪詢。

於圖4之所示實例中，記憶體20亦包括自該單向寫入匯流排(WB)接收寫入資料之寫入資料緩衝器(DIB)30。所接收之資料保存於寫入資料緩衝器30中直到傳遞至記憶體核 心36及其相關電路為止。於所示實例中，來自記憶體控制器10之寫入資料回應於一所應用之內部時鐘(lclk)及最終寫入啟用信號(FWR)而作為內部寫入資料(iwd)輸出至記憶體核心36。

記憶體20亦包括自記憶體核心36接收讀取資料(ird)之讀取資料緩衝器(D0B)32。所接收之讀取資料保存於讀取資料緩衝器32中直到經由單向讀取匯流排(RB)傳遞至記憶體控制器10為止。於所示實例中，自記憶體核心36擷取之讀取資料回應於一所應用之內部時鐘(lclk)及一由命令解碼器26所產生之讀取啟用信號(RE)而輸出至記憶體控制器10。於某些實施例中，自記憶體20提供至記憶體控制器10之讀取資料將包括一個或多個有效地應用至記憶體控制器10中之資料接收器15之讀取時鐘信號。

圖7圖示說明一個可以用於本發明一實施例之可能的資料封包。於一提供一記憶體控制器與一記憶體之間的硬接線連接之記憶體系統中，資料封包可通常界定為一組欲於一系列定時間隔期間經由多個信號線傳送之資料位元。由記憶體20之時鐘發生器11所產生之外部時鐘信號(CLK)之週期可用來界定該等定時間隔。於所示實例中，在九(9)個連續定時間隔期間使用六(6)根連接至記憶體控制器10之對應輸出接針之信號線來傳送一包含多達五十四(54)個資料位元之命令封包。該實例性資料封包包括控制資料(例如，/CS、/RAS、/CAS及/WE)、位址資料(例如，R0-R12及C0-C12)、某些不關心資料("X")及與該控制與位址資料 相關之EDC資料(例如，8位元CRC資料)。

當此資料封包由封包接收器24接收時，該等不同之資料位元與該封包剝離，經變換或解釋(若必要的話)，並隨後傳送至記憶體20中其他電路。所示實例僅係諸多可以用於本發明一實施例之資料封包定義中之一者。交換於記憶體控制器10與記憶體20之間的資料封包的定義將隨該記憶體系統之通道類型、操作速度、記憶體密度及類似設計特徵而改變。值得特別注意的是，所示記憶體系統之EDC能力不僅限於一簡單的CRC協定，而是可以使用精密得多的錯誤偵測/校正協定。該等協定毫無疑問會影響與該命令封包一同傳送之EDC資料的性質及量。

上述實施例已呈現於一突出某些顯見於記憶體控制10及記憶體20中之功能及能力之描述中。不應過多地從字面意義上解釋於上述實施例中相關於該等功能及能力所識別之個別電路。熟習此項技術者應認識到，該等功能及能力可構建於多種不同電路結合中。因而，可對上述實例性電路進行組合及/或分劃。另一選擇為，可使用軟體來構建該等功能及能力和之一者或多者。無論構建於硬體及/或軟體中，且無論構建一封包化或非封包化資料通信配置，該記憶體均可通常假定為包括一解碼/執行塊，該解碼/執行塊能夠接收一記憶體系統命令、解碼該命令並相關於一個或多個組成記憶體核心執行該命令。

實際上，一個或多個控制器、微處理器、或應用專用積體電路(ASIC)及相關軟體可用來構建歸因於上文在圖4之 上下文中所述之電路中之一者或多者的功能及能力。舉例而言，命令解碼器26及錯誤偵測器28之功能性可組合於一由軟體控制之單個計算平臺中。封包接收器24可包含內部時鐘發生器22及/或錯誤偵測器28及/或命令解碼器26之功能性。寫入資料緩衝器30及讀取資料緩衝器32可以構建於一單個積體記憶體電路中。總而言之，具體電路定義將根據總體記憶體系統設計及資料封包定義得出。

作為一附加實例，呈現圖8之實例性。該實施例非常類似於圖4之實施例且將不重複對相同之組件及功能性之說明。不是著重於該等實施例之間的差別，而是記憶體控制器10'將圖4之命令與位址封包產生器12(C/A_G)及資料傳遞器14之功能性組合成一單個命令/位址/寫入資料產生器16 (C/A/WD_G)。C/A/WD產生器16經由一單個單向匯流排連接至記憶體20'。組合與經由此單個單向匯流排自記憶體控制器10'傳送至記憶體20'之命令封包中寫入命令相關聯之寫入資料具有幾個優點，包括記憶體20'處簡化的通道13'及降低的處理複雜度。

除通道13'之結構方面之可能的變化外，圖8之實施例亦會影響傳送於記憶體控制器10'與記憶體20'之間的資料封包之定義。亦即，將記憶體控制器10'連接至記憶體20'之信號線數量以及封包定時間隔數量必須相關於與每一命令相關之資料量來加以考慮。

舉例而言，若假定圖8之記憶體系統之通道資源及時間訊框可用性與假定圖4之記憶體系統之通道資源及時間訊 框可用性相同，且進而假定一類似資料封包定義，則使用多個資料封包來在圖8之記憶體系統中傳送一命令可成為必要。此可能性進一步顯示於圖9A及9B中。此處，相關的第一及第二資料封包分別在不同之時間訊框期間傳送以全面構建一自記憶體控制器10'至記憶體20'之記憶體系統命令。圖9A中所示之第一資料封包包括控制資料(例如，/CS、/RAS、/CAS及/WE)、位址資料(例如，R0-R12及C0-C12)、不關心資料("X")及與該控制與位址資料相關之第一EDC資料(例如，5位元CRC資料)。圖9B中所示之第二資料封包包括寫入資料(例如，D0-D12)、不關心資料("X")及與該寫入資料相關之第二EDC資料(例如，5位元CRC資料)。

第一及第二資料封包中之每一者皆藉由亦包括一第一傳輸資料/命令位元(DC)來指示其性質。此位元將該資料封包識別為包含命令/位址資料或包含寫入資料。回應於該資料/命令位元，記憶體20'中之封包接收器24'知曉如何處理該組成資料。舉例而言，於圖8之實施例中，封包接收器24'假定依序接收圖9A及9B中所示之第一及第二資料封包。回應於顯見於第一封包中之資料/命令位元，封包接收器24'產生一第一封包指示信號(idc)並將此信號應用至錯誤偵測器28'。藉助第一封包指示信號(idc)，錯誤偵測器28'能夠識別與該命令/位址資料相關之第一EDC資料並執行一所界定之EDC作業。

當封包接收器24'接收到第一資料封包時，其產生除第 一封包指示信號(idc)以外之一內部命令(com)、一內部位址(add)及第一EDC資料(edc)。回應於該等不同之資料信號，錯誤偵測器28'執行一EDC作業並產生一與該命令/位址資料相關之第一錯誤信號(er1)。命令解碼器26'及寫入啟用信號傳遞塊28'隨後回應於第一錯誤信號(er1)而運作。

隨後(或先前)，當封包接收器24'接收到第二資料封包時，其產生除一第二封包指示信號(idc)以外之內部寫入資料(wd)及第二EDC資料(edc)。該內部寫入資料(wd)自封包接收器24'傳送至一寫入資料緩衝器30'(DB)，並暫時儲存在那裏。回應於第二EDC資料(edc)，錯誤偵測器28'執行一所界定之EDC作業並產生一與該寫入資料相關之第二錯誤信號(er2)。第二錯誤信號(er2)應用至一寫入資料傳遞塊40(DTB)，後者控制內部寫入資料(wd)自寫入資料緩衝器30'至記憶體核心36'及其相關電路之傳遞。以此方式，僅經EDC驗證之寫入資料可作為一寫入作業之一部分儲存於記憶體核心36'中。

於圖8之所示實例中，第一及第二錯誤信號(er1及er2)應用至一OR邏輯電路以產生傳送回至記憶體控制10'之錯誤旗標信號。因此，一偵測於該命令/位址資料或該寫入資料中任何一者中之錯誤將產生一去往記憶體控制器10'之否定錯誤旗標指示。

圖10圖示說明一個構建圖8之錯誤偵測器28'之可能的電路。此處，第一EDC產生器及第二EDC產生器(EDCG1及 EDCG2)接收一封包指示信號(idc)之邏輯互補形式作為相應的啟用控制信號。

第一EDC產生器28'-1可係一能夠實施一CRC演算法之習用EOC產生器。於所示實例中，第一EDC產生器28'-1接收該內部命令及該內部位址二者，並產生與所接收之資料相關之第一內部EDC資料(icrc)。在一習用比較器電路28'-2中，比較第一內部EDC資料(icrcl)與自封包接收器24'提供之第一EDC資料(例如，相關於該命令/位址資料由記憶體控制器10'計算出且在第一資料封包中傳送至記憶體20'之CRC資料)。一對該兩個結果之成功比較產生一肯定(無錯誤)第一錯誤信號(er1)。一對該兩個結果之不成功比較產生一否定(錯誤)第一錯誤信號(er1)。

類似地，第二EDC產生器28'-3接收該內部寫入資料並產生與所接收之寫入資料相關之第二內部EDC資料(icrc2)。在一習用比較器電路28'-4中，比較第二內部EDC資料(icrc2)與自封包接收器24'提供之第二EDC資料(例如，相關於該寫入資料由記憶體控制器10'計算出且在第二資料封包中傳送至記憶體20'之CRC資料)。一對該兩個結果之成功比較產生一肯定(無錯誤)第二錯誤信號(er2)。一對該兩個結果之不成功比較產生一否定(錯誤)第二第一錯誤信號(er2)。

作為圖10之實例之一替代形式，只需要使用一單個EDC產生器及對應的比較器來產生第一錯誤信號及第二錯誤信號二者。此可藉由下述方式來達成：將該等相應的資料信 號依序應用至該EDC產生器並隨後比較結果與一所提供之EDC參考。圖11圖示說明一個使用一單個EDC產生器28'-5及一單個比較器28'-6來構建錯誤偵測器28'之可能的電路。此處，使用該封包指示信號(idc)之互補形式來控制分別將該內部命令(com)及內部位址(add)資料或該內部寫入資料(wd)應用至EDC產生器28'-5之開關。然後，比較由EDC產生器28'-5依序產生之內部EDC資料(例如，icrc)與一所應用之EDC參考值(例如，外部提供之CRC資料)，以產生第一錯誤信號及第二錯誤信號(er1及er2)二者。

到現在為止，在該說明中，該等實例性實施例已假定一能夠構建於一單個積體電路(IC)中之記憶體(例如，一DRAM、SRAM或快閃記憶體)。然而，本發明實施例決非僅限於單個IC記憶體構建形式，或其中一個記憶體控制器僅與一個整體記憶體裝置匹配之構建形式。

如上所述，現代記憶體系統之設計及構建中一個重要趨勢係尺寸。圖12之記憶體系統包括一與一包括多個記憶體元件0至"N"之對應記憶體20"(例如，一記憶體卡或類似裝置)配置在一起之單個記憶體控制器10"。每一記憶體元件皆可包括一個或多個揮發性或非揮發性記憶體。例如，在一實施例中，每一記憶體元件皆包括一垂直堆疊式個別記憶體配置。

記憶體控制器10"經由包括多個高速點對點互連之通道13"連接至記憶體20"。該等高速點對點互連對其組成信號線長度之變異高度敏感。因此，延長的側向記憶體元件配 置難以構建。不過，垂直堆疊式記憶體元件配置實現記憶體控制器10"與記憶體20"之間相對短的點對點互連。每一記憶體元件中堆疊式記憶體之間的更多垂直互連可根據通常所瞭解之技術來加以組態。例如，在一實施例中，一最低的記憶體元件可根據一所接收之位址將所接收之封包路由(或重新驅動)至該堆疊中其他記憶體。每一記憶體元件可包括其自身的錯誤偵測器，或一共同存取之(且可能更強大之)錯誤偵測器28"可提供於記憶體20"上。

於本發明另一實施例中，可將一智慧卡實施為一與一充當上文說明之行話中"記憶體控制器“之智慧卡終端相關聯之"記憶體"。亦即，可以一與上述實施例相一致之方式來處理自該智慧卡端子傳送至該智慧卡之命令。

實際上，諸多納含一可能受益於納含一EDC能力之記憶體系統之產品將進一步受益於根據上述教示之規定來處理記憶體系統命令。

應瞭解，雖然上文已依據教示本發明之製作及使用之精選實施例及詳細實例教示了本發明，但本發明不僅限於所揭示之實施例。熟悉此項技術者應瞭解，可對該等實施例作出各種修改及改變，而此並不背離由以下申請專利範圍所界定之本發明之範疇。

1‧‧‧記憶體控制器

2‧‧‧記憶體

3‧‧‧通道

10‧‧‧記憶體控制器

10'‧‧‧記憶體控制器

10"‧‧‧記憶體控制器

11‧‧‧內部時鐘發生器

11'‧‧‧內部時鐘發生器

12‧‧‧命令與位址封包產生器

13'‧‧‧通道

13‧‧‧通道

13"‧‧‧通道

14‧‧‧資料發射器

15‧‧‧資料接收器

15'‧‧‧資料接收器

16‧‧‧命令/位址/寫入資料產生器

20‧‧‧記憶體

20'‧‧‧記憶體

20"‧‧‧記憶體

22‧‧‧內部時鐘發生器

28'-6‧‧‧比較器

28'-5‧‧‧EDC產生器

24‧‧‧封包接收器

24'‧‧‧封包接收器

28'-4‧‧‧比較器電路

28'-3‧‧‧EDC產生器

26‧‧‧命令解碼器

28-2‧‧‧比較器電路

28'-2‧‧‧比較器電路

28-1‧‧‧EDC產生器

28'-1‧‧‧EDC產生器

28‧‧‧錯誤偵測器

28'‧‧‧錯誤偵測器

28"‧‧‧錯誤偵測器

30‧‧‧寫入資料緩衝器

30'‧‧‧寫入資料緩衝器

32‧‧‧內部讀取/寫入資料緩衝器

34‧‧‧位址解碼器

36‧‧‧記憶體核心

38-2‧‧‧開關元件

38-1‧‧‧延遲元件

38‧‧‧寫入啟用信號傳遞塊

38'‧‧‧寫入啟用信號傳遞塊

40‧‧‧寫入資料傳遞塊

上文已相對於附圖闡述了本發明之各實施例。在所有圖式中，相同之參考編號指示相同之實例性元件、組件及步驟。其中： 圖1係一習用記憶體系統之方塊圖；圖2係習用記憶體系統及記憶體控制器與記憶體之間可能的通道連接類型之進一步實例集；圖3係一歸納本發明方法實施例之某些態樣的流程圖；圖4係一根據本發明一實施例之記憶體系統的方塊圖；圖5係一圖示說明一能夠構建圖4中所示之寫入傳遞塊之實例性電路的圖解；圖6係一圖示說明一能夠構建圖4中所示之錯誤偵測器之實例性電路的圖解；圖7係一適用於構建一與本發明一實施例相一致之方法或系統之可能的資料封包的概念圖；圖8係一根據本發明另一實施例之記憶體系統的方塊圖；圖9A及9B係適用於構建一與本發明一實施例相一致之方法或系統之可能的相關資料封包的概念圖；圖10係一圖示說明一能夠構建圖8中所示之錯誤偵測器之實例性電路的圖解；圖11係一圖示說明另一能夠構建圖8中所示之錯誤偵測器之實例性電路的圖解；圖12係一根據本發明一實施例包括一記憶體卡之記憶體系統的方塊圖。

(無元件符號說明)

Claims (47)

1. 一種在一包括一記憶體控制器及一記憶體之記憶體系統中之方法，其包括：將一命令及與該命令相關聯之錯誤偵測/校正(EDC)資料自該記憶體控制器傳送至該記憶體；並行地解碼該命令及執行一與該EDC資料相關之EDC作業，其中解碼該命令包括在一封包接收器中接收一命令封包，並回應地產生一內部命令、內部EDC資料及一內部位址；及若該命令係一寫入命令，則延遲執行一由該寫入命令指示之寫入作業直到該EDC作業完成為止，否則立即執行一由該命令指示之作業而不考慮該EDC作業完成與否，其中執行該EDC作業包括：將該內部EDC資料、該內部命令及該內部位址施加至一錯誤偵測器；相關於該內部命令、內部位址及該內部EDC資料，在該錯誤偵測器中產生一錯誤信號；及將該錯誤信號施加至一寫入啟用信號傳遞塊。
2. 如請求項1之方法，其中將該命令作為一包括控制資料之命令封包、一包括控制資料及位址資料之命令封包、或一包括控制資料、位址資料及寫入資料之命令封包，傳送至該記憶體。
3. 如請求項1之方法，其中將該命令作為一包括該EDC資料 之命令封包傳送至該記憶體。
4. 如請求項2之方法，其中經由一第一單向匯流排將該命令自該記憶體控制器傳送至該記憶體。
5. 如請求項4之方法，其中該記憶體回應於該命令而經由一第二單向匯流排將讀取資料傳送至該記憶體控制器。
6. 如請求項5之方法，其中該第一單向匯流排及該第二單向匯流排具有不同之匯流排寬度。
7. 如請求項2之方法，其中經由一雙向匯流排在該記憶體控制器與該記憶體之間傳送寫入資料及讀取資料。
8. 如請求項1之方法，其中該EDC作業實施一循環冗餘檢查(CRC)且該EDC資料包括CRC資料。
9. 如請求項1之方法，其中自該記憶體控制器傳送至該記憶體之該命令包括一包含該EDC資料、控制資料及位址資料之命令封包，且該命令係經由一第一單向匯流排傳送。
10. 如請求項1之方法，其中延遲執行該寫入作業包括：回應於該錯誤信號，在該寫入信號傳遞塊中產生一最終寫入啟用信號。
11. 如請求項1之方法，進一步包括：在一命令解碼器中解碼該內部命令，並產生施加至一記憶體核心以執行由該命令指示之作業的複數個控制信號；其中該等控制信號中之一者包括一施加至該寫入信號傳遞塊之寫入啟用信號。
12. 如請求項1之方法，進一步包括： 回應於該錯誤信號，在該記憶體中產生一錯誤旗標並將該錯誤旗標傳送至該記憶體控制器。
13. 如請求項1之方法，進一步包括以下操作中至少一者：經由一第二單向匯流排，將與該命令相關聯之寫入資料自該記憶體控制器傳送至該記憶體；及經由一第三單向匯流排，將與該命令相關聯之讀取資料自該記憶體傳送至該記憶體控制器。
14. 如請求項13之方法，其中該第二單向匯流排及該第三單向匯流排中之至少一者具有一不同於該第一單向匯流排之匯流排寬度。
15. 一種在一包括一記憶體控制器及一記憶體之記憶體系統中之方法，其包括：將一命令及與該命令相關聯之錯誤偵測/校正(EDC)資料自該記憶體控制器傳送至該記憶體，其中自該記憶體控制器傳送至該記憶體之該命令包括：一第一命令封包，其包括控制資料、位址資料及與該控制資料及位址資料中之至少一者相關聯之第一EDC資料；及一第二命令封包，其包括寫入資料及與該寫入資料相關聯之第二EDC資料，並行地解碼該命令及執行一EDC作業，其中該EDC作業係與至少一個該第一EDC資料與該第二EDC資料相關，且解碼該命令信號包括：在一封包接收器中接收該第一命令封包，並回應地產生一內部命令、一內部位址、第一內部EDC資料及一第 一封包指示信號；及若該命令係一寫入命令，則延遲執行一由該寫入命令指示之寫入作業直到該EDC作業完成為止，否則立即執行一由該命令指示之作業而不考慮該EDC作業完成與否，其中執行該EDC作業包括：將該第一內部EDC資料、該內部命令、該第一封包指示信號及該內部位址施加至一錯誤偵測器；相關於該內部命令、該第一EDC資料、內部位址及該第一封包指示信號，在該錯誤偵測器中產生一第一錯誤信號；及將該第一錯誤信號施加至一寫入信號傳遞塊。
16. 如請求項15之方法，其中延遲執行該寫入作業包括：相關於該第一錯誤信號，在該寫入信號傳遞塊中產生一最終寫入啟用信號。
17. 如請求項15之方法，其中解碼該命令進一步包括：在該封包解碼器中接收該第二命令封包，並產生內部寫入資料、第二內部EDC資料及一第二封包指示信號；及儲存該內部寫入資料。
18. 如請求項17之方法，其中執行該EDC作業進一步包括：將該第二內部EDC資料、該內部寫入資料及該第二封包指示信號施加至該錯誤偵測器；及相關於該內部寫入資料、該第二內部EDC資料及該第二封包指示信號，在該錯誤偵測器中產生一第二錯誤信 號。
19. 如請求項18之方法，進一步包括：將該第二錯誤信號施加至一資料傳遞塊；及回應於該第二錯誤信號，經由該資料傳遞塊將該儲存之內部寫入資料傳遞至一記憶體單元陣列。
20. 如請求項18之方法，進一步包括：回應於該第一錯誤信號及該第二錯誤信號，在該記憶體中產生一錯誤旗標，並將該錯誤旗標傳送至該記憶體控制器。
21. 一種記憶體系統，其包括：一記憶體控制器，其經由一通道連接至一記憶體；其中該記憶體控制器包括一命令/位址傳輸塊，該命令/位址傳輸塊產生一命令及與該命令相關聯之錯誤偵測/校正(EDC)資料，並經由該通道將該命令及該EDC資料傳送至該記憶體；且其中該記憶體包括：一接收器塊，其接收該命令及EDC資料；及一解碼/執行塊，其與執行一與EDC資料相關之EDC作業並行地解碼並且執行該命令；其中立即執行一由該命令指示之作業而不考慮該EDC作業完成與否，除非該命令係一寫入命令，但若該命令係一寫入命令，則延遲該作業直到該EDC作業完成為止。
22. 如請求項21之系統，其中由該命令/位址傳輸塊產生之該 命令包括：複數個命令信號；一包括控制資料之命令封包；一包括控制資料及位址資料之命令封包；或一包括控制資料、該位址資料及寫入資料之命令封包。
23. 如請求項21之系統，其中由該命令/位址傳輸塊產生之該命令包括一包括該EDC資料之命令封包。
24. 如請求項21之系統，其中該通道包括：將該命令自該記憶體控制器傳送至該記憶體之一第一單向匯流排。
25. 如請求項24之系統，其中該通道進一步包括：回應於該命令而將讀取資料自該記憶體傳送至該記憶體控制器之一第二單向匯流排。
26. 如請求項25之系統，其中該第一單向匯流排及該第二單向匯流排具有不同之匯流排寬度。
27. 如請求項21之系統，其中該通道包括：在該記憶體控制器與記憶體之間傳送寫入資料及讀取資料之一雙向匯流排。
28. 如請求項21之系統，其中在該解碼/執行塊中之該EDC作業的執行實施一循環冗餘檢查(CRC)，且該EDC資料包括CRC資料。
29. 如請求項21之系統，其中由該命令/位址傳輸塊產生之該命令包括一包括控制資料、該EDC資料及位址資料之命令封包，且其中該接收器塊包括：一封包接收器，其接收該命令封包並產生一內部命令、內部EDC資料及一內部位址。
30. 如請求項29之系統，其中該記憶體進一步包括： 一錯誤解碼器，其接收該內部EDC資料、該內部命令及該內部位址，並相關於該內部命令、內部位址及該內部EDC資料產生一錯誤信號；一命令解碼器，其接收該內部命令並產生施加至一記憶體核心以執行該命令之複數個控制信號，其中該複數個控制信號包括一寫入信號；及一寫入信號傳遞塊，其接收該寫入啟用信號及該錯誤信號，並回應於該錯誤信號而產生一最終寫入啟用信號，該最終寫入啟用信號起始該記憶體單元陣列中由該命令指示之一寫入作業。
31. 如請求項30之系統，其中該通道包括一將該命令封包自該記憶體控制器傳送至該記憶體之第一單向匯流排。
32. 如請求項31之系統，其中該通道進一步包括以下匯流排中之至少一者：一第二單向匯流排，其將與該命令封包相關聯之寫入資料自該記憶體控制器傳送至該記憶體；及一第三單向匯流排，其將與該命令封包相關聯之讀取資料自該記憶體傳送至該記憶體控制器。
33. 如請求項32之系統，其中該第二單向匯流排及該第三單向匯流排中之至少一者具有一不同於該第一單向匯流排之匯流排寬度。
34. 如請求項21之系統，其中由該命令/位址傳輸塊產生之該命令包括：一第一命令封包，其包括控制資料、位址資料及與該控制資料及位址資料中至少一者相關聯之第一EDC資料；及一第二命令封包，其包括寫入資料及與該 寫入資料相關聯之第二EDC資料，且其中接收器塊包括：一封包接收器，其接收該第一命令封包並產生一內部命令、一內部位址、第一內部EDC資料及一第一封包指示信號。
35. 如請求項34之系統，其中該記憶體進一步包括：一錯誤解碼器，其接收該第一內部EDC資料、該內部命令、該內部位址及該第一封包指示信號，並相關於該內部命令、內部位址、該第一內部EDC資料及該第一封包指示信號產生一第一錯誤信號；一命令解碼器，其接收該內部命令並產生施加至一記憶體核心以執行該命令之複數個控制信號，其中該複數個控制信號包括一寫入信號；及一寫入信號傳遞塊，其接收該寫入啟用信號及該第一錯誤信號，並回應於該第一錯誤信號而產生一最終寫入啟用信號，該最終寫入啟用信號起始該記憶體單元陣列中由該命令指示之一寫入作業。
36. 如請求項35之系統，其中該通道包括一將該第一命令封包及該第二命令封包自該記憶體控制器傳送至該記憶體之第一單向匯流排。
37. 如請求項36之系統，其中該通道進一步包括一將與該命令相關聯之讀取資料自該記憶體傳送至該記憶體控制器之第二單向匯流排。
38. 如請求項37之系統，其中該第一單向匯流排及該第二單向匯流排具有不同之匯流排寬度。
39. 一種高速記憶體系統，其包括：一記憶體控制器，其經由一點對點互連集合連接至配置於一記憶體卡上之複數個記憶體元件；其中該記憶體控制器包括一命令/位址傳輸塊，該命令/位址傳輸塊產生一命令及與該命令相關聯之錯誤偵測/校正(EDC)資料，並經由該等互連中之至少一者將該命令及該EDC資料傳送至與該複數個記憶體元件中之一者相關聯之至少一個記憶體；及其中該記憶體包括：一接收器塊，其接收該命令及EDC資料；及一解碼/執行塊，其與執行一與EDC資料相關之EDC作業並行地解碼並且執行該命令；其中立即執行一由該命令指示之作業而不考慮該EDC作業完成與否，除非該命令係一寫入命令，但若該命令係一寫入命令，則延遲該作業直到該EDC作業完成為止。
40. 如請求項39之系統，其中由該命令/位址傳輸塊產生之該命令包括一包括控制資料、該EDC資料及位址資料之命令封包；且其中該接收器塊包括一封包接收器，該封包接收器接收該命令封包並產生一內部命令、內部EDC資料及一內部位址。
41. 如請求項40之系統，其中該記憶體進一步包括：一錯誤解碼器，其接收該內部EDC資料、該內部命令 及該內部位址，並相關於該內部命令、內部位址及該內部EDC資料產生一錯誤信號；一命令解碼器，其接收該內部命令並產生施加至一記憶體核心以執行該命令之複數個控制信號，其中該複數個控制信號包括一寫入信號；及一寫入信號傳遞塊，其接收該寫入啟用信號及該錯誤信號，並回應於該錯誤信號而產生一最終寫入啟用信號，該最終寫入啟用信號起始該記憶體單元陣列中由該命令指示之一寫入作業。
42. 如請求項39之系統，其中由該命令/位址傳輸塊產生之該命令包括：一第一命令封包，其包括控制資料、位址資料及與該控制資料及位址資料中之至少一者相關聯之第一EDC資料；及一第二命令封包，其包括寫入資料及與該寫入資料相關聯之第二EDC資料；且其中接收器塊包括：一封包接收器，其接收該第一命令封包並產生一內部命令、一內部位址、第一內部EDC資料及一第一封包指示信號。
43. 如請求項42之系統，其中該記憶體進一步包括：一錯誤解碼器，其接收該第一內部EDC資料、該內部命令、該內部位址及該第一封包指示信號，並相關於該內部命令、內部位址、該第一內部EDC資料及該第一封包指示信號產生一第一錯誤信號；一命令解碼器，其接收該內部命令並產生施加至一記憶體核心以執行該命令之複數個控制信號，其中該複數 個控制信號包括一寫入啟用信號；及一寫入信號傳遞塊，其接收該寫入啟用信號及該第一錯誤信號，並回應於該第一錯誤信號而產生一最終寫入啟用信號，該最終寫入啟用信號起始該記憶體單元陣列中由該命令指示之一寫入作業。
44. 如請求項39之系統，其中該複數個記憶體元件中之至少一者包括：一包括該記憶體之垂直堆疊式記憶體配置。
45. 如請求項44之系統，其中該垂直堆疊式記憶體配置包括一最低記憶體，該最低記憶體經組態以將該命令及該EDC資料重新驅動至該堆疊式配置中之另一記憶體。
46. 如請求項44之系統，其中該命令包括一命令封包，該命令封包包括控制資料、位址資料及與該控制資料及位址資料中至少一者相關聯之錯誤偵測/校正(EDC)資料；且其中該記憶體卡進一步包括：回應於該EDC資料之至少一個錯誤偵測/校正(EDC)電路。
47. 如請求項46之系統，其中該堆疊式記憶體配置中之每一記憶體皆包括：一封包接收器，其接收該封包命令並產生內部控制資料、內部位址資料及內部EDC資料；及一錯誤解碼器，其接收該內部EDC資料、該內部命令及該內部位址並產生一錯誤信號；一命令解碼器，其接收該內部命令並產生施加至一記憶體核心以執行該命令之複數個控制信號，其中該複數個控制信號包括一寫入啟用信號；及 一寫入信號傳遞塊，其接收該寫入啟用信號及該錯誤信號，並回應於該錯誤信號而產生一最終寫入啟用信號，該最終寫入啟用信號起始該記憶體單元陣列中由該命令指示之一寫入作業。