CN101283452B - 静电放电保护器件 - Google Patents

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Abstract

本发明提供了一种静电放电(ESD)保护器件，该器件具有增强的对ESD产生的电流的进行放电的能力以及减小的器件面积。ESD保护器件包括栅极接地的MOS晶体管(1)，该晶体管具有被第二半导体类型的第一阱区域(7)插入的第一半导体类型的源极区域(3)和漏极区域(4)。在源极区域(3)和漏极区域(4)下面提供了被第一阱区域(7)插入的第一半导体类型的第二阱区域(6)。在阱区域(6，7)下面分别提供了与阱区域(6，7)毗邻的同一半导体类型的重掺杂掩埋区域(8，9)。

Description

静电放电保护器件
技术领域
本发明涉及静电放电(ESD)保护器件。
背景技术
随着高密度超大规模集成(VLSI)电路的逐步发展，器件尺寸逐步减小，这导致了CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)器件中的栅极氧化层厚度和结深度相应的减小。这种趋势使得诸如那些由ESD事件导致的过压之类的过压应用更加容易造成损害。在ESD事件中，在典型地小于一微秒的短时间内，电荷在集成电路的一个或多个引脚或外部电极和另一个导电物体之间转移。这种电压转移产生足够大的电压，它可以击穿诸如MOSFET(MOS Field Effect Transistor，MOS场效应晶体管)器件中的栅极氧化物之类的隔离薄膜，并且它可以消散足够的能量以导致器件中的电热故障。这种故障包括接触尖峰(contact spiking)、硅熔化、或金属互连熔化。结果，为了处理瞬时ESD脉冲，集成电路优选地应当在每个引脚加上保护电路。
偏置晶体管在COMS和BiCOMS(双极型CMOS)技术中的ESD保护结构中被普遍地用作钳位装置。这种偏置晶体管可以是接地的栅极N沟道MOS晶体管(ggNMOST)或者栅极耦合N沟道MOS晶体管(gcNMOST)。相比常规的NMOST(具有N型轻掺杂漏极)，前一器件在针对ESD事件保护内部晶体管方面显得更坚固、更有效。
在ESD事件中，所有的MOST器件都表现出所谓的骤回击穿(snapback)特性。骤回击穿意味着MOST的一部分从MOS行为切换至双极行为，这使得MOST可以在低保持电压下传导大电流。图1示出了NMOS偏置晶体管的示意性框图。分别用G、S、D、B来指示栅极、源极、漏极和衬底电极。由于在这种情况下使用P型掺杂衬底的现实，所以形成了横向NPN结构，这导致了由虚线晶体管符号指示的寄生双极晶体管架构PT。寄生双极晶体管PT的基极通过象征衬底电阻RS连接至衬底或者基极电极B。
图2示出了ggNMOST(即在图1中所示的具有栅极、源极以及接地至0V的衬底的NMOST)的典型的I-V特征曲线。当包括一个来自漏极的相对于地的正电压脉冲的ESD事件发生时，漏极电压上升直至Vt1，在此电压下，N型漏极到P型衬底之间的结经受雪崩击穿或第一次击穿。由碰撞电离产生的空穴向衬底接点漂移，这增加了衬底的电势，漂移一直进行到使得源极-衬底结被充分地正向偏置从而开始漏极与源极之间的双极行为。结果，在寄生横向双极NPN晶体管中发生了骤回击穿，并且漏极电压降至骤回击穿保持电压Vsp。随着电流更进一步的增大，在电压Vt2发生了热击穿或第二次击穿，所述电压Vt2标志着增加的泄漏形式的永久损坏的开始。因此，诸如ggNMOST之类的ESD保护器件可以将尽可能多的由ESD时间触发的电流泄漏(sink)出去来防止热击穿或第二次击穿的发生是很重要的。
增加ESD保护器件的电流泄漏能力的一种解决方案是在漏极区域添加一个电阻镇流器，其使得ESD产生的电流可被更多地均匀放电或泄漏，从而减少对于ESD保护器件有害的局部热效应。
US2005/0045954公开了一种用于制造包括ggNMOST的ESD保护器件的方法。这样制造的ggNMOST包括多晶硅栅极结构以及在P阱区域中形成的源极和漏极区域。在多晶硅栅极结构、源极区域以及漏极区域上形成自对准多晶硅化物。而且，形成了围绕漏极区域的重掺杂延伸阻挡区域，其纵向地延伸至P型阱区域，并且纵向地延伸至漏极区域之下。延伸阻挡区域作为在漏极接点和多晶硅栅极之间的ESD电流的电阻镇流器。由于电阻镇流器在漏极下面并因此位于比漏极区域本身更深的P型阱区域内，所以可以以更均匀的方式对ESD电流进行放电从而增强对ESD产生的电流的进行泄漏或者放电的能力。然而，仍然存在相对较大面积的区域被要求能让均匀的ESD电流流过，这是因为对于电阻镇流器而言，太小的面积将诱发漏极区域附近的局部加热并因此导致对ESD器件的损害。
发明内容
本发明的目的是提供一种ESD器件，所述ESD器件具有增强的对ESD生电流的进行放电的能力并具有减小的器件面积。按照本发明，这个目的可以通过提供一种如权利要求1所要求的静电放电保护器件来实现。
按照本发明的ESD器件被布置在第二半导体类型的半导体衬底上，该器件包括栅极区域，所述栅极区域在第二半导体类型的第一阱区域上延伸。在均为第一半导体类型的源极区域和漏极区域之间插入了第一阱区域。而且，ESD器件包括在源极区域下面和在漏极下面的第一半导体类型的第二阱区域，而第一阱区域被插入在源极区域下面的第二阱区域和在漏极区域下面的第二阱区域之间。此外，在第一阱区域下面布置了第一半导体类型的第一掩埋区域，在第二阱区域下面布置了第二半导体类型的第二掩埋区域。第一掩埋区域位于第二掩埋区域之间，以及第一和第二掩埋区域具有比第一和第二阱区域更高的掺杂水平，从而使得雪崩或第一击穿发生在第一和第二掩埋区域之间。按照本发明的ESD保护器件具有减小的器件面积，这是因为没有横向地延伸至第一阱区域的电阻镇流器。ESD产生的电流向下流入第一和第二掩埋区域，这是因为这些区域是比第一和第二阱区域具有更重的掺杂浓度。这样，从漏极区域下至掩埋区域布置了低电阻电流通路，从而提供了从漏极区域经由第二阱区域延伸至第二掩埋区的纵向电阻镇流器，这使得ESD保护器件能够泄漏更多的ESD电流。
在按照本发明的ESD保护器件的一个优化实施例中，ESD保护器件通过第一隔离区域和其他器件电隔离。这样，ESD保护器件的隔离是由第一或第二掩埋区域与半导体衬底之间的结的击穿电压决定的，而不是由ESD保护器件的第二掩埋区域与另一个相邻器件的第一掩埋区域之间的结的击穿电压决定的，由于第一和第二掩埋区域具有相对高的掺杂水平，所以后一击穿电压比前一击穿电压低。
在按照本发明的ESD保护器件的另一个实施例中，第一隔离区域包括一个深沟槽隔离区域。所述深沟槽隔离区域延伸进入在第一和第二掩埋区域下的半导体衬底，以便通过深沟槽隔离区域将ESD保护器件的第二掩埋区域与另一个相邻的器件的第一掩埋区域分开并因此将之电隔离。
在按照本发明的ESD保护器件的另一个实施例中，ESD保护器件另外还包括衬底接触区域，所述衬底接触区域与半导体衬底电接触，衬底接触区域通过第二隔离区域与源极和漏极区域电隔离。衬底接触区域用来电接触半导体衬底。为了防止源极或漏极区域在ESD事件期间击穿至衬底接触区域，衬底接触区域与源极和漏极区域电隔离。
在按照本发明的ESD保护器件的一个优化实施例中，衬底接触区域、源极区域和栅极区域是相互电连接的。这样，ESD保护器件有利地包括一个栅极接地的MOS晶体管。
附图说明
参照附图，对本发明的这些和其他方面进行更进一步的说明和描述，其中：
图1示出了应用在ESD保护电路中的NMOS偏置晶体管的示意性框图；
图2示出了指示了图1所示的具有栅极、源极以及接地至0V的衬底的NMOS偏置晶体管(ggNMOS)的典型I-V特性的框图；
图3示出了按照本发明的ESD保护器件的一个实施例的截面图；以及
图4示出了按照本发明的ESD保护器件的示意性电路布置。
具体实施方式
这些图不是按比例绘制的。通常，相同的组件由图中的同一标号表示。
图3图示说明了按照本发明的在P型衬底区域2中形成的ESD保护器件的一个实施例的截面图，在本示例中，所述器件包括ggNMOST晶体管1。ggNMOST晶体管1包括N型源极区域3、N型漏极区域4和栅极电极5。在源极区域3下面和漏极区域4下面，形成了N型阱区域6。P型阱区域7被插入源极区域3和漏极区域4之间，并被插入在源极和漏极区域3、4下面的N型阱区域6之间。在N型阱区域6下面形成了N型掩埋区域8，在P型阱区域7下面形成P型掩埋区域9。ESD保护器件另外还包括P型接触区域10，P型接触区域10通过P型阱区域7和P型掩埋区域9电连接至衬底区域2。在该例中，通过深沟槽隔离区域11将接触区域10与ggNMOST晶体管1电隔离，然而，还可以采用另一类型的诸如浅沟槽隔离之类的隔离。ESD保护器件通过深沟槽隔离区域12与相邻的器件电隔离，从而使ggNMOST晶体管1的P型掩埋区域9和N型掩埋区域8和与之在邻近深沟槽隔离区域12处毗邻的其它相邻器件的P型掩埋区域9和N型掩埋区域8电隔离。漏极区域4通过漏极接触23电连接至类似铝或铜的金属第一导电层26以便对漏极区域4施加电压。栅极区域5、源极区域3和接触区域10分别通过栅极接触21、源极接触22、和衬底接触24电连接至类似铝或铜的金属第二导电层25。在正常操作中，第二导电层25被连接至接地电压。
如图4所示，ESD保护器件1包括三个并行寄生双极横向NPN晶体管T1、T2、T3，其中，发射机、基极和集电极均具有公共连接。双极晶体管T1的基极包括P型阱区域7，发射机或集电极包括N型源极区域3，并且集电极或发射机包括N型漏极区域4。双极晶体管T2的基极包括P型阱区域7，发射机和集电极包括N型阱区域6。双极晶体管T3的基极包括P型掩埋区域9，发射机和集电极包括N型掩埋区域8。
在ESD事件的情况下，相对于接地电压的正电压脉冲被施加到漏极区域4，接地电压被施加到栅极区域5、源极区域3和衬底接触区域10。N型漏极区域4上的同样也出现在N型阱区域6和N型掩埋区域8上的电压一直增加到具有最低击穿电压的结经历雪崩或第一击穿，在这种情况下该结是N型掩埋区域8和P型掩埋区域9之间的结。在P型掩埋区域9和N型掩埋区域8之间的结充分地正向偏置以开始NPN晶体管T3的双极行为之前，由碰撞电离产生的空穴将向P型掩埋区域9漂移从而增加P型掩埋区域9的电压。结果，在寄生横向双极NPN晶体管T3中发生了骤回击穿，并且漏极区域4下面的N型掩埋区域8上的电压降至骤回击穿保持电压。ESD电流将主要流经双极晶体管T3以产生从N型漏极区域4经由N型阱区域6延伸至N型掩埋区域8的大的纵向电阻镇流器，这个电阻镇流器防止了在漏极区域4附近发生的会导致ESD保护器件1被损坏的局部加热。局部加热还可以通过在掩埋区域之间获得的相对大的传导路径来降低，相对于现有技术中的漏极区域表面上获得的导电路径，这个相对大的传导路径增加了相对于传导路径的高电流密度的功率耗散能力。在T3被激活后，通过纵向电阻镇流器可以相似地激活双极晶体管T1和T2。在这种方式中，ESD保护器件1的载流能力被提高从而使ESD保护器件1可以泄漏更大的ESD电流。作为击穿电压的例子，对于P型掩埋区域9至N型掩埋区域8之间的结来说是9V，对于漏极区域4至P型阱区域7之间的结来说是14V，对于N型掩埋区域8至P型衬底区域2之间的结来说是85V。
优选地，用BiCMOS技术制造ESD保护器件1，其中，掩埋区域8、9是有效的，这是因为标准双极晶体管需要这些区域。然而，ESD保护器件1还可以通过利用深N型层并入CMOS技术中，深N型层用于制造作为掩埋区域的隔离NMOST。
在ESD事件期间，通过优化P型掩埋区域9和N型掩埋区域8之间的结的击穿电压，可以将触发电压设置为所需要的值。此外，这个击穿电压取决于P型掩埋区域9和N型掩埋区域8的重叠量，通过在设计布局中设置这些区域之间的距离，可以将所述的重叠量设置为特定值。在这种情况下，P型掩埋区域9和N型掩埋区域8被设计成具有特定的距离并因此不相邻。然而，在注入步骤和退火步骤之后，P型掩埋区域9和N型掩埋区域8确实相邻具有取决于在最初设计布局中的这些区域之间的最初距离的重叠量。
总之，本发明提供了一种ESD器件，其具有增强的对ESD产生的电流的进行放电的能力以及减小的器件面积。ESD保护器件包括栅极接地的MOS晶体管，该晶体管具有被第二半导体类型的第一阱区域插入的第一半导体类型的源极区域和漏极区域。在源极区域和漏极区域下面提供了被第一阱区域插入的第一半导体类型的第二阱区域。在阱区域下面分别提供了与阱区域毗邻的同一半导体类型的重掺杂掩埋区域。
应当注意到的是，上述实施例对本发明进行了图示说明，而不是对本发明进行限制，本领域技术人员在不脱离附属的权利要求范围的情况下，可以设计出很多可替换的实施例。在权利要求中，放置在括号中任何参照符号不能被解释为对所述权利要求的限制。词汇“包括”不排除不在权利要求中列出的元件或者步骤之外的其他元件或步骤的存在。在元件之前的词汇“一个”或“一种”不排除多个这样元件的存在。

Claims (5)

1.一种静电放电保护器件(1)，其被布置在第二半导体类型的半导体衬底(2)中，所述静电放电保护器件包括：
第一半导体类型的源极区域(3)和漏极区域(4)；
栅极区域(5)，其在第二半导体类型的第一阱区域(7)上延伸，所述第一阱区域(7)被布置在所述源极区域(3)和所述漏极区域(4)之间；
第一半导体类型的第二阱区域(6)，其在所述源极区域(3)下面和所述漏极区域(4)下面，所述第一阱区域(7)被布置在所述源极区域(3)下面的所述第二阱区域(6)和所述漏极区域(4)下面的所述第二阱区域(6)之间；
第二半导体类型的第一掩埋区域(9)，其在所述第一阱区域(7)下面；
第一半导体类型的第二掩埋区域(8)，其在所述第二阱区域(6)下面；
其中，所述第一掩埋区域(9)位于所述第二掩埋区域(8)之间；以及
所述第一掩埋区域(9)和所述第二掩埋区域(8)具有比所述第一阱区域(7)和所述第二阱区域(6)更高的掺杂水平。
2.按照权利要求1所述的静电放电保护器件(1)，其中，所述静电放电器件(1)通过第一隔离区域(12)与其他器件电隔离开。
3.按照权利要求2所述的静电放电保护器件(1)，其中，所述第一隔离区域(12)包含深沟槽隔离区域。
4.按照权利要求1所述的静电放电保护器件(1)，其还包括第二半导体类型的衬底接触区域(10)，所述衬底接触区域(10)电连接至所述半导体衬底(2)，所述衬底接触区域(10)通过第二隔离区域(11)与所述源极区域(3)电隔离。
5.按照权利要求4所述的静电放电保护器件(1)，其中，所述衬底接触区域(10)、所述源极区域(3)和所述栅极区域(5)是相互电连接的。
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