CN101266931A - 具有高深宽比镀通孔的装置的制造方法 - Google Patents
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Abstract
一种具有镀通孔的装置的制造方法包含下列步骤：将一介电材料层形成于一基材上，其中该介电材料层包含一贯穿孔；将一种子金属层形成于该介电材料层上与该贯穿孔内；将一金属层形成于该种子金属层上，并填满该贯穿孔；借助一旋转蚀刻制程，将位于该种子金属层的上方与该贯穿孔之外的该金属层蚀刻掉，如此使位于该贯穿孔之内的该金属层形成一下半部；将一上半部形成于该下半部上，且将一金属线路形成在该种子金属层上，其中该上半部与下半部形成一镀通孔，且该镀通孔及该金属线路裸露出部分的该种子金属层；以及将裸露出的该种子金属层蚀刻掉。
Description
技术领域
本发明是有关于一种具有镀通孔的装置的制造方法，更特别有关于一种具有镀通孔的装置的制造方法，其介电材料层的贯穿孔的预定深宽比可大幅提升。
背景技术
随着半导体装置的几何外形越来越小，其主动表面上的组件尺寸亦随的变小。诸如，半导体装置的被动组件(电容)是由两层金属层与镀通孔所构成。为了使电容体积变小，则该金属层的面积需减小，且该镀通孔需具有高深宽比。在习知具有镀通孔(via)的半导体装置的制造方法中，通常是利用感旋光性苯环丁烯(Benzocyclobutene；BCB)作为低介电材料层。然而，当感旋光性BCB以曝光显影制程制造小尺寸镀通孔时，该镀通孔的尺寸会受限于感旋光性BCB为负型显影的高分子材料的特性。
参考图1，其显示一种习知半导体装置10。该半导体装置10包含一硅基材12、一金属线路16及一感旋光性苯环丁烯(BCB)的低介电材料层30。该硅基材12是设有接垫15，用以电性连接至主动表面的集成电路(IC)(图未示)。该金属线路16是配置于该硅基材12上，并电性连接至该接垫15。该感旋光性BCB的介电材料层30是借助一曝光显影制程而被图案化，用以定义贯穿孔20。金属材料22是电镀形成于该贯穿孔20中，以完成一镀通孔24，并电性连接于该金属线路16。由于该感旋光性BCB为负型显影的高分子材料，当曝光显影制程时该感旋光性BCB的介电材料层30所定义出的贯穿孔20，其分辨率并不佳，孔径形状为下小上大，因此无法形成出微小尺寸的镀通孔24。通常地，以厚度t1为5μm的感旋光性BCB，只能形成出贯穿孔20的孔径d1为30μm，因此该镀通孔24的深宽比(厚度t1/孔径d1的比值)只能受限小于1/60。又，以曝光显影制程制造微小镀通孔24于该感旋光性BCB的介电材料层30中，容易将BCB残留于镀通孔24中，不易清除，如此容易造成后段制程的制造与电性问题。
参考图2至图8，其显示习知具有高深宽比镀通孔的装置的制造方法。参考图2，提供一硅基材52，其设有至少一接垫54，用以电性连接至主动表面的集成电路(IC)(图未示)。将一金属种子层56形成于该硅基材52上，并电性连接至该接垫54。将一正型显影的感旋光性光阻层58形成于该硅基材52及该金属种子层上。参考图3，借助一曝光显影制程，将该光阻层58图案化，用以定义至少一贯穿孔62，其裸露出该金属种子层54。当曝光显影制程时，由于正型显影的高分子材料具有较佳的分辨率，因此该光阻层的贯穿孔的孔径较小，进而可具有一高深宽比。
参考图4，将至少一金属材料电镀于该贯穿孔中，以形成一金属柱64，并电性连接至该金属种子层56上。参考图5，将该光阻层58移除。参考图6，将一负型显影的苯环丁烯(BCB)的低介电材料层66涂布于该硅基材52上，用以包覆该金属种子层56及该金属柱64。参考图7，借助一曝光显影制程，将该低介电材料层66图案化，用以裸露出该金属柱64的顶面。参考图8，将一金属线路68形成于该低介电材料层66上，并电性连接于该金属柱64。
然而，涂布后的苯环丁烯(BCB)的低介电材料层66并非位于一平坦表面上，如此将会影响后续该金属线路68的制程。
因此，便有需要提供一种具有镀通孔的装置的制造方法，能够解决前述的缺点。
发明内容
本发明的一目的在于提供一种具有镀通孔的装置的制造方法，其介电材料层的贯穿孔的预定深宽比可大幅提升。
本发明的另一目的在于提供一种具有镀通孔的装置的制造方法，其借助一旋转蚀刻制程而使该金属层形成有较小弧度的凹陷或无凹陷。
为达上述目的，本发明提供一种具有镀通孔的装置的制造方法，包含下列步骤：提供一基材，其具有至少一接垫；将一介电材料层形成于该基材上；将一正型显影的光阻层形成于该介电材料层上；借助一曝光显影制程，将该正型显影的光阻层图案化，以形成至少一第一贯穿孔，其中该第一贯穿孔裸露出部分的该介电材料层；借助一蚀刻制程，将裸露出的该介电材料层蚀刻掉，以形成至少一第二贯穿孔，其中该第二贯穿孔裸露出该接垫，该第二贯穿孔是连接于该第一贯穿孔，且该第二贯穿孔具有一预定深宽比；将该正型显影的光阻层移除；将一种子金属层形成于该介电材料层上与该第二贯穿孔内，并电性连接于该接垫；将一金属层形成于该种子金属层上，并填满该第二贯穿孔；借助一旋转蚀刻制程，将位于该种子金属层的上方与该第二贯穿孔之外的该金属层蚀刻掉，如此使位于该第二贯穿孔之内的该金属层形成一镀通孔下半部；将一光阻层形成于该种子金属层及该金属层上；将该光阻层图案化，以形成至少一第一及第二贯穿开孔，其中该第一贯穿开孔裸露出该镀通孔下半部，且该第一贯穿开孔裸露出部分的该种子金属层；将一金属材料电镀于该第一及第二贯穿开孔中，如此使位于该第一贯穿开孔之内的该金属材料形成一镀通孔上半部，并使位于该第二贯穿开孔之内的该金属材料形成一金属线路；将该图案化的光阻层移除，以裸露出部分的该种子金属层；以及将裸露出的该种子金属层蚀刻掉。
根据本发明的具有镀通孔的装置的制造方法，当曝光显影制程时，由于正型显影的高分子材料具有较佳的分辨率，因此该光阻层的贯穿孔的孔径较小，进而该介电材料层的贯穿孔的预定深宽比可大幅提升而不会受限于先前技术的深宽比1/60。再者，由于该旋转蚀刻制程的水平蚀刻速度大于或更大于垂直蚀刻速度，以造成位在该介电材料层的第二贯穿孔上方的该金属层形成有较小弧度的凹陷或无凹陷，因此该光阻层可平坦地形成于该种子金属层及该金属层上，以避免影响后续该金属线路的制程。
为了让本发明的上述和其它目的、特征、和优点能更明显，下文将配合所附图示，作详细说明如下。
附图说明
图1为先前技术的具有镀通孔的半导体装置的剖面示意图。
图2至图8为先前技术的具有高深宽比镀通孔的半导体装置的制造方法的剖面示意图。
图9为本发明的一实施例的具有镀通孔的装置的制造方法的流程图。
图10至图21为本发明的该实施例的具有镀通孔的装置的制造方法的剖面示意图。
具体实施方式
参考图9，其显示本发明的一实施例的具有镀通孔的装置的制造方法。在本实施例中，该装置为一半导体装置。在步骤202，提供一基材102，诸如硅基材，其具有一保护层104及至少一接垫106，其中该保护层104裸露出该接垫106，且该接垫106是用以电性连接至主动表面的集成电路(IC)(图未示)，如图10所示。
在步骤204，借助一涂布制程，将一介电材料层110形成于该基材102的保护层104上，如图11所示，其中该介电材料层110具有一预定厚度t2。该介电材料层110是可为高分子材料所制，诸如苯环丁烯(Benzocyclobutene；BCB)或聚亚酰胺(polyimide；PI)的低介电材料，其具有一低介电是值小于3.5。
在步骤206，将一正型显影的光阻层112形成于该介电材料层110上，如图12所示。在步骤208，借助一曝光显影制程，将该正型显影的光阻层112图案化，以形成至少一第一贯穿孔114，如图13所示，其中该第一贯穿孔114裸露出部分的该介电材料层110，并具有一预定孔径d2。当曝光显影制程时，由于正型显影的高分子材料具有较佳的分辨率，因此该光阻层112的贯穿孔114的孔径较小。
在步骤210，借助一蚀刻制程，诸如感应耦合等离子蚀刻制程(InductiveCoupling Plasma；ICP)，将裸露出的该介电材料层110蚀刻掉，以形成至少一第二贯穿孔116，如图14所示，其中该第二贯穿孔116裸露出该接垫106，该第二贯穿孔116是连接于该第一贯穿孔114。该第二贯穿孔116具有一预定深宽比，其等于该预定厚度t2/该预定孔径d2的比值。因此，该第二贯穿孔114的预定深宽比为高深宽比，其可大幅提升而不会受限于先前技术的深宽比1/60。
在步骤212，将该正型显影的光阻层112移除。在步骤214，将一种子金属层118形成于该介电材料层110上与该第二贯穿孔116内，并电性连接于该接垫106，如图15所示。举例而言，该种子金属层是可为钛/铜所制，并借助两次溅镀制程，依序将钛/铜金属形成于该介电材料层110上与该第二贯穿孔116内。就该介电材料层与该钛金属的间而言，该钛金属可提供较佳的附着性。就后续的电镀制程而言，该铜金属可提供较佳的电传导性。
在步骤216，借助一电镀制程，将一金属层120形成于该种子金属层118上，并填满该第二贯穿孔116，如图16所示。因为该第二贯穿孔116的关是，该金属层120形成有一较大弧度的凹陷122位在该第二贯穿孔116上方。
在步骤218，借助一旋转蚀刻制程，将位于该种子金属层118的上方与该第二贯穿孔116之外的该金属层120蚀刻掉，如此使位于该第二贯穿孔116之内的该金属层120形成一镀通孔下半部124，如图17所示。由于该旋转蚀刻制程的水平蚀刻速度大于垂直蚀刻速度，因此位在该第二贯穿孔116上方的该金属层120将形成有一较小弧度的凹陷128。或者，控制该旋转蚀刻制程的水平蚀刻速度更大于垂直蚀刻速度，以使位在该第二贯穿孔116上方的该金属层120不会形成有任何凹陷。
在步骤220，将一光阻层130形成于该种子金属层118及该镀通孔下半部124上，如图18所示。由于位在该第二贯穿孔116上方的该金属层120形成有较小弧度的凹陷128或无凹陷，因此该光阻层130可平坦地形成于该种子金属层118及该金属层120上。
在步骤222，将该光阻层130图案化，以形成至少一第一及第二贯穿开孔132、134，其中该第一贯穿开孔132裸露出该镀通孔下半部124，且该第二贯穿开孔134裸露出部分的该种子金属层118，如图19所示。
在步骤224，将一金属材料电镀于该第一及第二贯穿开孔132、134中，如此使位于该第一贯穿开孔132之内的该金属材料形成一镀通孔上半部136，并使位于该第二贯穿开孔134之内的该金属材料形成一金属线路138，如图20所示，其中该镀通孔上半部136与镀通孔下半部124形成一镀通孔140，其具有相同于该第二贯穿孔116的预定深宽比。在步骤226，将该图案化的光阻层130移除，以裸露出部分的该种子金属层118。
若将步骤216至步骤224简化，则其步骤是将该镀通孔140形成于该第二贯穿孔116内的该种子金属层118上，且将该金属线路138形成在位于该介电材料层110的该种子金属层118上，其中该镀通孔140及该金属线路138裸露出部分的该种子金属层118。
在步骤228，将裸露出的该种子金属层118蚀刻掉，用以避免该种子金属层118电性干扰该金属线路138或该镀通孔140，如此以完成本发明的具有镀通孔的装置100，如图21所示。
根据本发明的具有镀通孔的装置的制造方法，当曝光显影制程时，由于正型显影的高分子材料具有较佳的分辨率，因此该光阻层的贯穿孔的孔径较小，进而该介电材料层的贯穿孔的预定深宽比可大幅提升而不会受限于先前技术的深宽比1/60。再者，由于该旋转蚀刻制程的水平蚀刻速度大于或更大于垂直蚀刻速度，以造成位在该第二贯穿孔上方的该金属层形成有较小弧度的凹陷或无凹陷，因此该光阻层可平坦地形成于该种子金属层及该金属层上，以避免影响后续该金属线路的制程。
虽然本发明已以前述实施例揭示，然其并非用以限定本发明，任何本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与修改。因此本发明的保护范围当视所附的权利要求所界定者为准。
Claims (11)
1.一种具有镀通孔的装置的制造方法，包含下列步骤：
提供一基材，具有至少一接垫；
将介电材料层形成于该基材上，其中该介电材料层包含贯穿孔裸露出该接垫，且该贯穿孔具有预定深宽比；
将种子金属层形成于该介电材料层上与该贯穿孔内，并电性连接于该接垫；
将金属层形成于该种子金属层上，并填满该贯穿孔；
借助旋转蚀刻制程，将位于该种子金属层的上方与该贯穿孔之外的该金属层蚀刻掉，如此使位于该贯穿孔之内的该金属层形成镀通孔下半部；
将镀通孔上半部形成于该镀通孔下半部上，且将金属线路形成在位于该介电材料层的该种子金属层上，其中该镀通孔上半部与镀通孔下半部形成镀通孔，其具有该预定深宽比，且该镀通孔及该金属线路裸露出部分的该种子金属层；以及
将裸露出的该种子金属层蚀刻掉。
2.如权利要求2所述的制造方法，其中该镀通孔上半部与该金属线路的形成步骤包含下列步骤：
将一光阻层形成于该种子金属层及该镀通孔下半部上；
将该光阻层图案化，以形成至少一第一及第二贯穿开孔，其中该第一贯穿开孔裸露出该镀通孔下半部，且该第二贯穿开孔裸露出部分的该种子金属层；以及
将一金属材料电镀于该第一及第二贯穿开孔中，其中位于该第一贯穿开孔之内的该金属材料形成该镀通孔上半部，且位于该第二贯穿开孔之内的该金属材料形成该金属线路。
3.如权利要求1所述的制造方法，其中该镀通孔上半部是借助电镀制程而形成于该镀通孔下半部上，且该金属线路是借助该电镀制程而形成在位于该介电材料层的该种子金属层上。
4.如权利要求1所述的制造方法，其中该种子金属层是借助一溅镀制程而形成于该介电材料层及该接垫上与该贯穿孔内。
5.如权利要求1所述的制造方法，其中该介电材料层具有一预定厚度，该贯穿孔具有一预定孔径，且该预定深宽比是等于该预定厚度/该预定孔径的比值。
6.一种具有镀通孔的装置的制造方法，包含下列步骤：
提供一基材，具有至少一接垫；
将介电材料层形成于该基材上；
将正型显影的光阻层形成于该介电材料层上；
借助曝光显影制程，将该正型显影的光阻层图案化，以形成至少一第一贯穿孔，其中该第一贯穿孔裸露出部分的该介电材料层；
借助蚀刻制程，将裸露出的该介电材料层蚀刻掉，以形成至少一第二贯穿孔，其中该第二贯穿孔裸露出该接垫，该第二贯穿孔是连接于该第一贯穿孔，且该第二贯穿孔具有一预定深宽比；
将该正型显影的光阻层移除；
将一种子金属层形成于该介电材料层上与该第二贯穿孔内，并电性连接于该接垫；
将一镀通孔形成于该第二贯穿孔内的该种子金属层上，且将一金属线路形成在位于该介电材料层的该种子金属层上，其中该镀通孔及该金属线路裸露出部分的该种子金属层；以及
将裸露出的该种子金属层蚀刻掉。
7.如权利要求10所述的制造方法，其中该镀通孔是借助电镀制程而形成于该第二贯穿孔内的该种子金属层上，且该金属线路是借助该电镀制程而形成在位于该介电材料层的该种子金属层上。
8.如权利要求10所述的制造方法，其中该介电材料层具有预定厚度，该第一贯穿孔具有预定孔径，且该预定深宽比是等于该预定厚度/该预定孔径的比值。
9.一种具有镀通孔的装置的制造方法，包含下列步骤：
提供一基材，其具有至少一接垫；
将介电材料层形成于该基材上；
将正型显影的光阻层形成于该介电材料层上；
借助曝光显影制程，将该正型显影的光阻层图案化，以形成至少一第一贯穿孔，其中该第一贯穿孔裸露出部分的该介电材料层；
借助蚀刻制程，将裸露出的该介电材料层蚀刻掉，以形成至少一第二贯穿孔，其中该第二贯穿孔裸露出该接垫，该第二贯穿孔是连接于该第一贯穿孔，且该第二贯穿孔具有预定深宽比；
将该正型显影的光阻层移除；
将一种子金属层形成于该介电材料层上与该第二贯穿孔内，并电性连接于该接垫；
将一金属层形成于该种子金属层上，并填满该第二贯穿孔；
借助旋转蚀刻制程，将位于该种子金属层的上方与该第二贯穿孔之外的该金属层蚀刻掉，如此使位于该第二贯穿孔之内的该金属层形成镀通孔下半部；
将光阻层形成于该种子金属层及该镀通孔下半部上；
将该光阻层图案化，以形成至少一第一及第二贯穿开孔，其中该第一贯穿开孔裸露出该镀通孔下半部，且该第二贯穿开孔裸露出部分的该种子金属层；
将金属材料电镀于该第一及第二贯穿开孔中，如此使位于该第一贯穿开孔之内的该金属材料形成一镀通孔上半部，并使位于该第二贯穿开孔之内的该金属材料形成一金属线路；
将该图案化的光阻层移除，以裸露出部分的该种子金属层；以及
将裸露出的该种子金属层蚀刻掉。
10.如权利要求17所述的制造方法，其中该种子金属层是借助溅镀制程而形成于该介电材料层及该接垫上与该贯穿孔内。
11.如权利要求17所述的制造方法，其中该介电材料层具有预定厚度，该第一贯穿孔具有预定孔径，且该预定深宽比是等于该预定厚度/该预定孔径的比值。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102681367A (zh) * | 2011-02-28 | 2012-09-19 | 罗门哈斯电子材料有限公司 | 显影剂组合物和形成光刻图案的方法 |
| CN107075714A (zh) * | 2014-09-30 | 2017-08-18 | 富士胶片株式会社 | 铝板 |
| CN114204410A (zh) * | 2020-09-18 | 2022-03-18 | 浙江睿熙科技有限公司 | Vcsel激光器及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177340B1 (en) * | 1999-02-18 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure |
| US6713365B2 (en) * | 2002-09-04 | 2004-03-30 | Macronix International Co., Ltd. | Methods for filling shallow trench isolations having high aspect ratios |
| US7285867B2 (en) * | 2002-11-08 | 2007-10-23 | Casio Computer Co., Ltd. | Wiring structure on semiconductor substrate and method of fabricating the same |
| CN101150087B (zh) * | 2007-10-30 | 2010-06-09 | 日月光半导体制造股份有限公司 | 具有镀通结构的装置的制造方法 |
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2008
- 2008-04-28 CN CN2008100958231A patent/CN101266931B/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102681367A (zh) * | 2011-02-28 | 2012-09-19 | 罗门哈斯电子材料有限公司 | 显影剂组合物和形成光刻图案的方法 |
| US8980536B2 (en) | 2011-02-28 | 2015-03-17 | Rohm And Haas Electronic Materials Llc | Developer compositions and methods of forming photolithographic patterns |
| CN107075714A (zh) * | 2014-09-30 | 2017-08-18 | 富士胶片株式会社 | 铝板 |
| CN114204410A (zh) * | 2020-09-18 | 2022-03-18 | 浙江睿熙科技有限公司 | Vcsel激光器及其制备方法 |
Also Published As
| Publication number | Publication date |
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |