CN101248515A - 具有沉积阻挡层的玻璃绝缘体上的半导体 - Google Patents

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Abstract

提供了用于绝缘体上的硅结构的方法和装置，包括：玻璃衬底；一层半导体材料；设置在玻璃衬底和半导体材料之间约60nm至约600nm之间的沉积阻挡层，其中玻璃衬底和半导体材料经由电解接合在一起。

Description

具有沉积阻挡层的玻璃绝缘体上的半导体
相关申请的交叉引用
本申请要求2005年8月26日提交的题为“Semiconductor on Glass Insulatorwith Deposited Barrier Layer”的第11/213,130号美国专利申请的优先权，其内容通过引用整体结合于此。
背景
本发明涉及绝缘体上的半导体(SOI)结构及其制造方法。
至今，绝缘体上的半导体结构中最常用的半导体材料是硅。这种结构在文献中被称为绝缘体上的硅结构，并将缩写“SOI”用于这种结构。绝缘体上的硅技术对于高性能薄膜晶体管、太阳能电池和诸如有源矩阵显示器之类的显示器变得日益重要。绝缘体上的硅晶片由绝缘材料上的基本为单晶硅的薄层(一般厚度为0.1-0.3微米，但在某些情况下为5微米厚)构成。
为了便于介绍，以下的讨论有时将按照绝缘体上的硅结构进行。对这种特定类型的绝缘体上的半导体结构进行参考以便于对本发明的解释，而不打算且不应被解释为以任何方式限制本发明的范围。本文中所使用的缩写SOI一般指绝缘体上的半导体结构，包括但不限于绝缘体上的硅结构。类似地，缩写SOG一般用于指玻璃上的半导体结构，包括但不限于玻璃上的硅结构。术语SOG还旨在包括玻璃陶瓷上的半导体结构，包括但不限于玻璃陶瓷上的硅结构。缩写SOI包括SOG结构。
获得SOI结构晶片的各种方式包括在晶格匹配衬底上外延生长Si。一种可供选择的工艺包括单晶硅晶片与其上已生长氧化层SiO2的另一硅晶片的接合，然后将顶部晶片抛光或蚀刻至例如0.1至0.3微米的单晶硅层。其它的方法包括离子注入法，其中注入氢离子或氧离子，以在氧离子注入的情况下在硅晶片中形成顶部是Si的埋置氧化物层，或在氢离子注入的情况下分离(剥离)薄硅层以将其接合到具有氧化物层的另一Si晶片。
前两种方法在成本和/或接合强度和耐久性方面没有获得令人满意的结构。涉及氢离子注入的后面的方法受到某些注意，并认为比前面的方法更有优势，因为所需的注入能量比氧离子注入所需能量小50％，且所需的剂量减小两个数量级。
通过氢离子注入法的剥离一般由以下步骤构成。在单晶硅晶片上生长热氧化物层。然后将氢离子注入到该晶片中以生成表面下裂纹。注入能量决定生成裂纹处的深度，而剂量决定裂纹密度。然后在室温下将该晶片与另一硅晶片(支承衬底)接触以形成暂时接合。然后在约600℃对晶片进行热处理，以使表面下裂纹生长，用于将硅薄层从Si晶片分离。将所得的组件加热到1000℃以上以将Si膜与下层的SiO2完全接合到支承衬底，即未注入的Si晶片。该工艺因此形成了具有接合至另一硅晶片的硅薄膜和其间有氧化物绝缘体层的SOI结构。
对于SOI结构的商业应用成本是一个重要的考虑因素。至今，上述方法和结构的成本的主要部分是顶部由Si薄膜覆盖的支承氧化层的硅晶片的成本，即成本的主要部分是支承衬底。尽管在各专利(参见美国专利第6,140,209号、第6,211,041号、第6,309,950号、第6,323,108号、第6,335,231号和第6,391,740号)中提到了将石英用作支承衬底，但石英本身是相对昂贵的材料。在讨论支承衬底时，上述参考文献中的某些提到了石英玻璃、玻璃和玻璃陶瓷。这些参考文献中列出的其它支承衬底材料包括金刚石、蓝宝石、碳化硅、氮化硅、陶瓷、金属和塑料。
美国专利第5,374,564公开了一种利用热工艺获得衬底上的单晶硅膜的工艺。对具有平面的半导体材料晶片进行以下的步骤：(i)借助于离子轰击晶片面的注入，形成气态微气泡层，限定构成衬底块的下部区域和构成薄膜的上部区域；(ii)使晶片的平面与由至少一个刚性材料层构成的加强件接触；(iii)第三阶段，在在高于进行离子轰击的温度且足以形成微气泡的压力效应和薄膜与衬底块之间的分离的温度下对晶片和加强件的组件进行热处理。由于高温步骤，该工艺对低成本玻璃或玻璃陶瓷不起作用。
美国专利申请第2004/0229444公开了一种制造SOG结构的工艺。其步骤包括：(i)将硅晶片表面暴露于氢离子注入以形成接合表面；(ii)使晶片的接合表面与玻璃衬底接触；(iii)将压力、温度和电压施加到晶片和玻璃衬底以促进其间的接合；以及(iv)将该结构冷却至常温以促进玻璃衬底和硅薄层从硅晶片分离。
然而，已发现当碱离子或其它离子从玻璃衬底迁移到硅层时SOI结构中会发生问题。美国专利申请第2004/0229444号公开的SOI形成技术示出在硅层和玻璃之间形成相对薄的二氧化硅阻挡层。硅层和玻璃层之间的二氧化硅阻挡层仅为约200nm或更小，它对于某些(如果不是大多数的话)应用是足够的。然而，该二氧化硅阻挡层在其它应用中未能提供对离子迁移的令人满意的阻挡。
发明内容
根据本发明的一个或多个实施例，有一些方法和装置可提供绝缘体上的硅结构，包括：玻璃衬底；设置在玻璃衬底或硅衬底上的约100nm至约600nm之间的阻挡层；以及经由电解接合到阻挡层的半导体材料层。阻挡层由二氧化硅、氮氧化硅、氧化锆、氧化钽和氧化铪中的至少一种形成。玻璃衬底可以是玻璃、玻璃陶瓷或任何其它适当的材料。半导体层较佳地从以下的组中选取：硅(Si)、锗掺杂的硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP和InP。
当结合附图对本发明进行描述时本领域的技术人员将清楚其它方面、特征和优点等。
附图简述
出于说明本发明的各方面的目的，示出了目前首选的附图形式，然而，应理解本发明不限于所示的精确布置和手段。
图1是根据本发明的一个或多个实施例示出SOI器件的结构的框图；
图2是示出在阻挡层设置在玻璃衬底上时制造图1的SOI结构进行的工艺步骤的流程图；
图3A-B是示出使用图2的工艺形成图1的SOI结构的过程的框图；
图4是示出在阻挡层设置在硅晶片上时制造图1的SOI结构进行的工艺步骤的流程图；
图5A-B是示出使用图4的工艺形成SOI结构的框图；以及
图6是示出将玻璃衬底结合到图3的中间结构的过程的框图。
本发明的详细描述
参考附图，其中相同的附图标记指示相同的元件，图1中示出了根据本发明的一个或多个实施例的SOG结构100。SOG结构100较佳地包括玻璃衬底102、阻挡层103以及半导体层104。SOG结构100具有与制造薄膜晶体管(TFT)结合的适当的使用，例如，包括有机发光二极管(OLED)显示器和液晶显示器(LCD)的显示器应用、集成电路、光电器件等。
层104的半导体材料较佳的是基本为单晶材料的形式。在描述层104中使用词“基本”以将半导体材料通常含有至少某些固有的或故意添加的内部或表面缺陷(诸如晶格缺陷或少数晶界)的事实考虑在内。词“基本”还反映了某些掺杂剂可扭曲或相反影响体半导体的晶体结构的事实。
出于讨论的目的，假设半导体层104由硅形成。然而，应理解半导体材料可以是基于硅的半导体或任何其它类型的半导体，诸如III-V、II-IV、II-IV-V等类半导体。这些材料的例子包括硅(Si)、锗掺杂硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP和InP。
玻璃衬底102较佳地由氧化物玻璃或氧化物玻璃陶瓷形成。尽管不需要，但本文所述的实施例较佳地包括呈现小于1000℃的应变点的氧化物玻璃或氧化物玻璃陶瓷。正如玻璃制造技术中常规的，应变点是玻璃或玻璃陶瓷具有1014.6泊(1013.6Pa.s)的粘度的温度。关于氧化物玻璃和玻璃陶瓷，玻璃是目前首选的，因为它们通常制造简单，因此使得它们可更广泛地使用且成本较低。
作为例子，玻璃衬底102可由包含碱土离子的玻璃衬底形成，诸如由康宁(CORNING)公司的玻璃成分第1737号或康宁公司的玻璃成分第EAGLE 2000TM号制成的衬底。这些玻璃材料特别用于例如液晶显示器的生产。
玻璃衬底较佳地具有约0.1mm至约10mm范围的厚度更佳地具有约0.5mm至约1mm范围的厚度。对于某些SOI结构，具有大于或等于约1微米厚度的绝缘层是期望的，例如用于避免在具有硅/二氧化硅/硅结构的标准SOI结构以高频工作时发生的寄生电容效应。过去，这一厚度难以实现。根据本发明，具有比约1微米厚的绝缘层的SOI结构通过简单地使用厚度大于或等于约1微米的玻璃衬底102而容易地实现。玻璃衬底102厚度的较佳下限因此是1微米。
一般而言，玻璃衬底102应足够厚以支承阻挡层103和半导体层104进行本发明的工艺步骤以及在SOG结构100上进行的随后的处理。尽管玻璃衬底102的厚度没有理论上的上限，但超过支承功能所需或最终的SOI结构100所期望的厚度一般是不理想的，因为玻璃衬底102的厚度越大，将越难以实现形成SOG结构100的工艺步骤中的至少某些。
氧化物玻璃或氧化物玻璃陶瓷衬底102较佳地基于氧化硅。因此，氧化物玻璃或氧化物玻璃陶瓷中的SiO2的摩尔百分比大于30摩尔％较佳，且大于40摩尔％最佳。在玻璃陶瓷的情况下，结晶相可以是莫来石、堇青石、钙长石、尖晶石或玻璃陶瓷领域中已知的其它结晶相。非基于氧化硅的玻璃或玻璃陶瓷可用于本发明的一个或多个实施例，但由于其较高的成本和/或较差的性能特性一般不是优选的。类似地，对于某些应用，例如，对于采用非基于硅的半导体材料的SOI结构，可能期望非基于氧化物的玻璃衬底，例如，非氧化物玻璃，但由于其较高的成本一般不是优选的。
对于某些应用，例如，显示器应用，玻璃或玻璃陶瓷102较佳的在可见、近UV和/或IR波长范围中是透明的，例如，玻璃或玻璃陶瓷102较佳的在350nm至2微米波长范围中是透明的。
尽管玻璃衬底102较佳地由单一玻璃或玻璃陶瓷构成，但可根据需要采用层叠的结构。当采用层叠结构时，最接近半导体层104的层叠层较佳地具有本文讨论的关于由单一玻璃或玻璃陶瓷构成的玻璃衬底102的性质。远离半导体层104的各层较佳地也具有这些性质，但对性质的要求可不太严格。因为它们不直接接触半导体层104。在后一种情况中，当玻璃衬底指定的性质不再满足时，将玻璃衬底102视为结束。
现在对图2和3A-B进行参考，示出了为了制造与制造图1的SOG结构100有关的中间结构而进行的工艺步骤。在动作202处，剥离层122形成于半导体晶片120的表面上(图3A)。为了讨论的目的，半导体晶片120较佳的是基本为单晶Si晶片，尽管如上所述可采样任何其它适当的半导体材料。
剥离层122较佳的是可从半导体晶片120分离的相对薄的硅层(本文稍后将讨论)。尽管本发明的实施例不限于形成剥离层的任何具体方法，但一种适当的方法包括使用离子注入来在硅晶片120的表面下形成削弱区。作为例子，可采用氢离子注入，尽管可采用其它离子或其复合，诸如硼+氢、氦+氢或关于剥离的文献中已知的其它离子。此外，可在不背离本发明的精神和范围的情况下采用适用于形成剥离层122的任何其它已知的技术或以下开发的技术。
不管采用何种技术来形成剥离层122，较佳地处理硅晶片120以减小表面的离子(例如，氢)浓度。例如，在动作204处，较佳地冲洗并清洁半导体层120，并较佳地对剥离层122进行轻度氧化。轻度氧化处理可包括在氧等离子体中的处理、臭氧处理、利用过氧化氢、过氧化氢和氨、过氧化氢和酸的处理或这些工艺的结合。期望的是在这些处理期间，以氢终止的表面基氧化成氢氧基，这进而使得硅晶片的表面亲水。该处理较佳地对于氧等离子体在室温进行，而对氨或酸处理在25-150℃之间的温度进行。
参考图2和3B，在动作206处，将阻挡层103较佳地直接或间接地形成于玻璃衬底102上。阻挡层103较佳地由以下物质中的一种或多种形成：氧化硅、氮氧化硅、氧化锆、氧化钽以及氧化铪，尽管可采样其它适当的材料。阻挡层103较佳地经由化学气相沉积(可以是等离子体增强的工艺)、溅射、电子束蒸发、热蒸发或其它适当的工艺来形成。阻挡层103的厚度可介于约50nm至约600nm之间，尽管可根据结构100的特定应用而采用包括更大厚度的其它厚度。然而，期望的是阻挡层的厚度能有效地阻挡离子从玻璃衬底102迁移到硅层104。注意可将阻挡层103设立为在制造SOG结构100的过程中形成的任何在原地的阻挡层(in situ barrier layer)的附加层。
例如，在动作208处，利用电解工艺将玻璃衬底/阻挡层组合102、122较佳地结合到剥离层122。尽管在本说明书的后面将参考图6论述较佳的电解工艺的细节，但应注意可采用关于美国专利申请第2004/0229444号上述的电解工艺。该工艺可在剥离层122上形成例如在原地的氧化硅层。根据本发明的一个或多个实施例，阻挡层103是沉积(或生长)的附加层，以与原地的氧化硅层(如果有的话)独立地或共同地起作用。
在讨论将璃衬底/阻挡层组合102、122接合到剥离层122之前，将描述提供阻挡层103的选择工艺。图4和5A-B示出为了制造与制造图1的SOG结构100有关的可选中间结构而进行的工艺步骤。在该实施例中，将阻挡层103直接或间接地沉积或形成于硅晶片120上而不是玻璃衬底102上。参考图4和5A，在动作402处，利用任何已知的沉积技术在硅晶片120上沉积或形成阻挡层103。例如，可采用热氧化、CVD、溶胶-凝胶、溅射等来将阻挡层103沉积在晶片120上。此外，阻挡层103较佳地由以下物质中的一种或多种形成：氧化硅、氮氧化硅、氧化锆、氧化钽以及氧化铪，尽管可采用其它适当的材料。此外，阻挡层的厚度可介于约50nm至约600nm之间，尽管可根据结构100的特定应用而采用包括更大厚度的其它厚度，只要阻挡层的厚度能在接合后有效阻挡离子从玻璃衬底102迁移到硅层104即可(稍后描述)。
在动作404处，剥离层122形成于阻挡层103之下以及半导体晶片120的表面之下。剥离层122较佳的是可从半导体晶片120分离的硅的相对薄层。尽管本发明的实施例不限于形成剥离层122的特定方法，但一种适当的方法包括使用离子注入来在硅晶片120的表面下形成削弱区。作为例子，可采用氢离子注入，尽管可采用其它离子或其复合，诸如硼+氢、氦+氢或关于剥离的文献中已知的其它离子。
在动作406处，利用电解工艺将玻璃衬底102较佳地接合到阻挡层104。
本发明的又一选择实施例设想为图2和4的工艺的结合。具体地，可将第一阻挡层沉积在玻璃衬底102上(如图3B)，并可将第二阻挡层沉积在硅晶片120上(如图5A-B)。之后，利用电解将相应结构的第一和第二阻挡层直接或间接地接合在一起。
不管将图2的工艺、图4的工艺还是其结合用于制造具有阻挡层的中间结构，参考图6，利用电解将相应的结构较佳地接合在一起。在美国专利申请第2004/0229444号中描述了较佳的电解接合工艺，其整个公开内容通过引用结合于此。以下描述该工艺的部分。
不管采用哪种方法来制造阻挡层103，较佳地要进行适当的表面清洁。之后，使所述两种中间结构直接或间接接触以实现图6示意性示出的配置。在接触之前或之后，包括半导体晶片120、剥离层122、阻挡层103和玻璃衬底102的结构在不同的温度梯度下加热。较佳的是将玻璃衬底102(以及在采用图3的结构时的阻挡层130)加热到比半导体晶片120和剥离层122(以及在采用图5B的结构时的阻挡层130)高的温度。作为一个例子，玻璃衬底102(及任何相关联的层)和半导体晶片120(及任何相关联的层)之间的温度差至少是1℃，尽管该差可高达约100℃至约150℃。该温度差对于具有与硅匹配的热膨胀系数(CTE)的玻璃是期望的，因为它有助于稍后由于热应力剥离层122从半导体晶片分离。
一旦玻璃衬底102和半导体晶片120之间的温差稳定，将机械压力施加到中间组件。较佳的压力范围在约1psi至约50psi之间。施加较高的压力，例如高于100psi的压力可导致玻璃晶片的破损。
玻璃衬底102和半导体晶片120较佳地进入玻璃衬底102的应变点的+/-150℃的温度之内。
接着，在中间组件的两端施加电压，较佳地以半导体晶片120为正电极，而玻璃衬底102为负电极。电压电位的施加使玻璃衬底102中的碱或碱土离子从半导体/玻璃界面远离，进一步进入玻璃衬底102。这实现了两个功能：(i)形成无碱或碱土离子的界面；以及(ii)玻璃衬底102变得非常有活性并有力地接合到半导体层104且以相对低的温度施加热。
在图2的动作210和图4的工作408处，当将中间组件保持在这些条件下一段时间(例如，约1小时或更短)之后，移除电压，并使中间组件冷却到室温。半导体晶片120和玻璃衬底102于是分离，如果它们没有完全自由则可包括某些剥离，以获得具有与其接合的薄半导体层104的玻璃衬底102。
分离较佳地经由由热应力引起的剥离层122的断裂来实现。或者或另外，诸如喷水切割之类的机械应力或化学蚀刻可用于促进该分离。
如图1所示，在分离之后，所得的结构可包括玻璃衬底102、阻挡层103以及与其接合的半导体层104。任何不需要的半导体材料可经由抛光技术来去除，例如，经由CMP或本领域中已知的其它技术，以获得玻璃衬底102上的单晶硅层104。
注意，可再次使用半导体晶片120以继续生产其它SOG结构100。
有利地，阻挡层103的沉积和控制的厚度防止碱或其它离子从玻璃衬底102迁移到硅层104。可将阻挡层103的沉积控制成厚度与原地形成的阻挡层相当，从而提供对于扩散的更大的阻挡。阻挡层103还可由对于扩散固有地优于氧化硅的材料构成，诸如氮氧化硅或氧化钽。此外，阻挡层103成分可针对其机械性能来选择，诸如最小的热膨胀系数(CTE)失配和/或膜应力。还可选择阻挡层103的成分，以改进由硅膜形成的器件的性能，例如，使电荷俘获最小化或提供低复合速度表面。沉积的阻挡层膜103还可在未转移硅膜的区域中提供阻挡层。例子包括在硅与仅外围选择性的接合后衬底的中心，或在将硅平铺以覆盖大面积衬底时各片之间的间隙中。
示例1
将直径是100mm且厚度是100微米的硅晶片以8×1016离子/cm2的剂量和100KeV的注入能量进行氢离子注入。然后该晶片在氧等离子体中进行处理以氧化表面基。然后清洗直径为100mm的EAGLE玻璃晶片并经由标准的PECVD工艺涂覆以200nm的氧化硅以形成沉积的阻挡层。然后将两晶片插入到Süss MicroTecSB6键合机中。将玻璃晶片置于负电极上并将硅晶片置于正电极上并以隔片保持远离玻璃晶片。然后使两晶片相互接触并在真空中加热到525℃(硅晶片)和575℃(玻璃晶片)。将1750伏的电位施加在晶片表面两端。电压施加20分钟，在该时间的末端电压降为0，并将晶片冷却到室温。晶片可容易地分离。经由该工艺可获得在涂覆的玻璃晶片上具有有力粘合的薄硅层(500nm)的极好质量的样品。接合的质量是通过视觉检查和试图分离接合处的结构来判定的。该示例示出附加的200nm的氧化硅阻挡层可在该工艺中使用而没有不利地影响接合形成。
示例2
重复示例1的实验，但将氧化硅阻挡层的厚度增加到500nm。在该实验中，接合到经涂覆的玻璃晶片上的硅层再次经由视觉检查和机械测试成功地得到证明。
示例3
在将100nm的氧化锆溅射涂覆在玻璃晶片上以形成阻挡层的情形中，重复示例2的实验。硅层接合再次经由视觉检查和机械测试成功地得到证明。
示例4
重复示例3的实验，但将100nm的氧化钽溅射涂覆在玻璃晶片上以形成阻挡层。硅层向涂覆的玻璃晶片的转移和接合再次经由视觉检查和机械测试成功地得到证明。
示例5
利用通过等离子体增强化学气相沉积(PECVD)沉积的200nm的氮氧化硅来形成阻挡层，重复示例2的实验。在这种情形中硅层被再次成功地转移并接合。
示例6
重复示例1的实验，但100nm的阻挡层经由热氧化在硅晶片上生长然后穿过阻挡层进行氢注入。未将阻挡层沉积在玻璃衬底上。然后使玻璃晶片和具有阻挡层的硅晶片接触并如示例1所述地进行接合工艺。硅层(具有阻挡层)向玻璃晶片的成功转移和接合被实现并经由视觉检查和机械测试成功地得到证明。
这些示例示出可在玻璃晶片和硅膜之间引入附加的氧化物和非氧化物阻挡层以提供增加的离子迁移阻力或其它产品提高而不影响硅层转移工艺。
尽管在本文中已参考特定的实施例描述了本发明，但应理解这些实施例仅仅是本发明的原理的说明和应用。因此，应理解可对说明性实施例进行众多的修改并可在不背离由所附权利要求限定的本发明的精神和范围的情况下设计其它的结构。

Claims (24)

1.一种玻璃上的半导体结构的形成方法，包括：
在玻璃衬底和半导体晶片中的至少一个上直接或间接的沉积总厚度在约60nm至600nm之间的一个或多个阻挡层；
在所述半导体晶片中形成剥离层；
形成包括所述半导体晶片、所述剥离层、所述一个或多个阻挡层以及所述玻璃衬底的中间结构；
利用电解接合所述中间结构；以及
将应力施加到所述剥离层使得所述接合的剥离衬底、阻挡层和剥离层从所述半导体晶片分离。
2.如权利要求1所述的方法，其特征在于，在所述玻璃衬底和所述半导体晶片中的至少一个上形成阻挡层的步骤包括利用化学气相沉积来在述玻璃衬底和所述半导体晶片中的至少一个上涂覆阻挡材料。
3.如权利要求2所述的方法，其特征在于，所述化学气相沉积是等离子体增强的。
4.如权利要求1所述的方法，其特征在于，形成阻挡层的步骤包括在所述玻璃衬底和所述半导体晶片中的至少一个上涂覆氧化硅、氮氧化硅、氧化锆、氧化钽和氧化铪中的至少一种。
5.如权利要求1所述的方法，其特征在于，形成所述剥离层的步骤包括进行离子注入以在所述半导体晶片的表面下形成削弱区。
6.如权利要求5所述的方法，其特征在于，还包括所述剥离层在其接合到所述阻挡层之前受到氧化。
7.如权利要求6所述的方法，其特征在于，所述氧化步骤是在约25至约150℃之间的温度下进行的。
8.如权利要求1所述的方法，其特征在于，所述接合的步骤包括：
对所述玻璃衬底和所述半导体晶片中的至少一个进行加热；
使所述玻璃衬底通过所述剥离层和所述一个或多个阻挡层来直接或间接地与所述半导体晶片接触；以及
将电压电位施加到所述玻璃衬底和所述半导体晶片的两端以促使接合。
9.如权利要求8所述的方法，其特征在于，将所述玻璃衬底和所述半导体晶片的温度升高到玻璃衬底的应变点的约150℃的范围内。
10.如权利要求9所述的方法，其特征在于，将所述玻璃衬底和所述半导体晶片的温度升高不同的级别。
11.如权利要求8所述的方法，其特征在于，所述玻璃衬底和所述半导体晶片两端的电压电位在约100伏至2000伏之间。
12.如权利要求1所述的方法，其特征在于，应力通过冷却所述接合的玻璃衬底、剥离层和半导体晶片来引入，使得断裂基本在所述剥离层处发生。
13.如权利要求12所述的方法，其特征在于，还包括提供机械应力以促进所述分离。
14.如权利要求12所述的方法，其特征在于，所述分离形成了包括所述玻璃衬底、所述阻挡层和所述剥离层的结构。
15.如权利要求14所述的方法，其特征在于，还包括抛光所述剥离层以形成所述玻璃上的半导体结构。
16.如权利要求1所述的方法，其特征在于，所述半导体晶片从以下的组中选取：硅(Si)、锗掺杂的硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP和InP。
17.如权利要求1所述的方法，其特征在于，所述剥离层形成于所述阻挡层以下的半导体晶片中。
18.如权利要求17所述的方法，其特征在于，在所述半导体晶片上形成阻挡层的步骤包括利用热氧化、化学气相沉积、溶胶-凝胶以及溅射中的至少一种来在所述半导体晶片上涂覆阻挡材料。
19.如权利要求17所述的方法，其特征在于，所述阻挡层包括氧化硅、氮氧化硅、氧化锆、氧化钽和氧化铪中的至少一种。
20.如权利要求17所述的方法，其特征在于，形成所述剥离层的步骤包括进行离子注入以在所述半导体晶片的表面下以及所述阻挡层以下形成削弱区。
21.如权利要求17所述的方法，其特征在于，所述接合的步骤包括：
对所述玻璃衬底和所述半导体晶片中的至少一个进行加热；
使所述玻璃衬底通过所述剥离层和所述一个或多个阻挡层来直接或间接地与所述半导体晶片接触；以及
将电压电位施加到所述玻璃衬底和所述半导体晶片的两端以促使接合。
22.一种绝缘体上的硅结构，包括：
玻璃衬底；
一层半导体材料；
经由电解接合所述玻璃衬底和所述半导体材料而得到的在所述玻璃衬底和所述半导体材料之间的至少一个在原地的阻挡层；以及
设置在所述玻璃衬底和所述半导体材料之间总厚度在约60nm至约600nm之间的一个或多个沉积的阻挡层。
23.如权利要求22所述的绝缘体上的硅结构，其特征在于，所述一个或多个沉积的阻挡层由氧化硅、氮氧化硅、氧化锆、氧化钽和氧化铪中的至少一种形成。
24.如权利要求22所述的绝缘体上的硅结构，其特征在于，所述半导体层从以下的组中选取：硅(Si)、锗掺杂的硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP和InP。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872189A (zh) * 2012-12-18 2014-06-18 比亚迪股份有限公司 垂直结构白光led芯片及其制备方法
CN109716508A (zh) * 2016-06-24 2019-05-03 克罗米斯有限公司 多晶陶瓷衬底及其制造方法
CN111919282A (zh) * 2018-03-29 2020-11-10 Soitec公司 制造用于射频滤波器的衬底的工艺

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
US7619283B2 (en) 2007-04-20 2009-11-17 Corning Incorporated Methods of fabricating glass-based substrates and apparatus employing same
EP1993128A3 (en) * 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US7696058B2 (en) 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5700617B2 (ja) * 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
KR101127574B1 (ko) * 2009-04-06 2012-03-23 삼성모바일디스플레이주식회사 액티브 매트릭스 기판의 제조방법 및 유기 발광 표시장치의 제조방법
KR101058105B1 (ko) * 2009-04-06 2011-08-24 삼성모바일디스플레이주식회사 액티브 매트릭스 기판의 제조방법 및 유기 발광 표시장치의 제조방법
US8674468B2 (en) * 2009-05-29 2014-03-18 Carestream Health, Inc. Imaging array with dual height semiconductor and method of making same
US8129810B2 (en) * 2009-06-19 2012-03-06 Carestream Health, Inc. Continuous large area imaging and display arrays using readout arrays fabricated in silicon-on-glass substrates
US7948017B2 (en) * 2009-06-19 2011-05-24 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
US7968358B2 (en) * 2009-07-29 2011-06-28 Carestream Health, Inc. Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same
DE102009042886A1 (de) 2009-09-24 2011-05-26 Schott Ag Verfahren zur Herstellung einer Solarzelle oder eines Transistors mit einer kristallinen Silizium-Dünnschicht
US8377825B2 (en) * 2009-10-30 2013-02-19 Corning Incorporated Semiconductor wafer re-use using chemical mechanical polishing
US8562849B2 (en) * 2009-11-30 2013-10-22 Corning Incorporated Methods and apparatus for edge chamfering of semiconductor wafers using chemical mechanical polishing
US9404160B2 (en) 2009-12-22 2016-08-02 Becton, Dickinson And Company Methods for the detection of microorganisms
JP5643509B2 (ja) 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したｓｏｓ基板の製造方法
US8357974B2 (en) 2010-06-30 2013-01-22 Corning Incorporated Semiconductor on glass substrate with stiffening layer and process of making the same
US8405036B2 (en) 2010-08-24 2013-03-26 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
TWI555205B (zh) * 2010-11-05 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5810718B2 (ja) * 2011-03-18 2015-11-11 富士ゼロックス株式会社 シリコン層転写用基板及び半導体基板の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3352340B2 (ja) * 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
CA2232796C (en) 1997-03-26 2002-01-22 Canon Kabushiki Kaisha Thin film forming process
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
JPH11307747A (ja) 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW452866B (en) * 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
US6323408B1 (en) 2000-02-29 2001-11-27 Chi Fai Liu Music creation
US6610582B1 (en) 2002-03-26 2003-08-26 Northrop Grumman Corporation Field-assisted fusion bonding
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
FR2856192B1 (fr) * 2003-06-11 2005-07-29 Soitec Silicon On Insulator Procede de realisation de structure heterogene et structure obtenue par un tel procede
JP4523299B2 (ja) * 2003-10-31 2010-08-11 学校法人早稲田大学 薄膜コンデンサの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872189A (zh) * 2012-12-18 2014-06-18 比亚迪股份有限公司 垂直结构白光led芯片及其制备方法
CN103872189B (zh) * 2012-12-18 2016-09-07 比亚迪股份有限公司 垂直结构白光led芯片及其制备方法
CN109716508A (zh) * 2016-06-24 2019-05-03 克罗米斯有限公司 多晶陶瓷衬底及其制造方法
CN109716508B (zh) * 2016-06-24 2023-08-15 克罗米斯有限公司 多晶陶瓷衬底及其制造方法
CN111919282A (zh) * 2018-03-29 2020-11-10 Soitec公司 制造用于射频滤波器的衬底的工艺
US11979132B2 (en) 2018-03-29 2024-05-07 Soitec Method for manufacturing a substrate for a radiofrequency filter

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