CN101226964A - 薄膜晶体管、有源元件阵列基板以及液晶显示面板 - Google Patents

Abstract

本发明公开了一种薄膜晶体管、一种有源元件阵列基板以及一种液晶显示面板，其中薄膜晶体管包括基板、栅极、栅极绝缘层、沟道层以及源极与漏极。栅极与栅极绝缘层配置于基板上，且栅极绝缘层覆盖栅极。沟道层配置于栅极上方的栅极绝缘层上，而源极与漏极分别配置于栅极两侧的部分沟道层上。栅极、源极与漏极中的至少一个具有底导电层、顶导电层以及位于底导电层与顶导电层之间的导电夹层，底导电层与导电夹层的材料不同，且底导电层的厚度实质上小于或等于150埃。具有上述结构的电极能在加工中避免栅极、源极或漏极发生底切现象，使得相应薄膜晶体管能正常运作，以维持其元件特性以及像素的正常操作，进而维持相应液晶显示面板的显示品质。

Description

薄膜晶体管、有源元件阵列基板以及液晶显示面板

技术领域

本发明涉及一种半导体元件的结构，且特别涉及一种薄膜晶体管的结构。

背景技术

在半导体制程中，薄膜晶体管(Thin Film Transistor，TFT)常用作开关元件。一般而言，薄膜晶体管包括栅极、栅极绝缘层、沟道层、以及源极与漏极。其中，栅极、源极与漏极分别例如是由铝、铬、钨、钽、钛等组成的单一金属层或金属叠层。在上述导电材料中，铝因价格便宜且具有多项特点，如电阻系数低、对基板的附着性(adhesion)佳、且蚀刻特性(etchingcharacteristics)好等等，因此铝被广泛地使用在薄膜晶体管的电极结构中，其中薄膜晶体管的电极例如是栅极、源极或漏极。

然而，由于铝的热膨胀系数(coefficient of thermal expansion)较大，因此在进行热加工如退火(annealing)时，铝层与基板之间容易产生热应变(thermal strain)的不匹配(mismatch)现象。铝层因为受到极大的应力，而造成铝原子沿着铝晶粒边界扩散，导致在铝层上形成小凸起(hillock，又称为铝尖凸)。小凸起会造成漏电、短路、断路或其他影响薄膜晶体管的性能。

为了解决上述问题，一种公知技术为在铝层上以及铝层与基板之间分别形成一氮化钼层，以构成氮化钼层/铝层/氮化钼层(MoN/Al/MoN)的三层结构。氮化钼层一方面能够盖住铝晶粒边界，以防止铝原子沿着铝晶粒边界扩散。另一方面，氮化钼层的热膨胀系数小于铝层的热膨胀系数，故能缓和上述热应变的不匹配现象。因此，氮化钼层能避免上述小凸起的产生。

实际上，在进行氮化钼层的薄膜沉积加工如反应性溅镀法时，容易造成基板表面的缺陷。详言之，反应性溅镀法以钼为靶材，并以氩气与氮气的混合气体为反应气体，经离子轰击而溅出的钼原子与电浆内解离出的氮原子、氮离子或氮原子自由基形成氮化钼，并沉积在基板上。然而另一方面，在上述具有反应性的薄膜沉积环境中，经常会发生气相成核的现象，使得气相成核的粒子直接吸附或沉积于基板表面，而造成基板表面的缺陷。此外，反应性溅镀加工中发生微电弧放电(micro arcing)的频率较高，微电弧放电将使钼靶材表面遭受轰击而产生大量微粒子，这些微粒子也会造成基板表面的缺陷。为了避免上述问题，可以将氮化钼层以钼层作替代，形成钼层/铝层/钼层(Mo/Al/Mo)的结构，由于钼层的形成方法不需以反应性溅镀法进行，因此可明显地改善上述问题。

图1为公知的一种产生底切现象的钼层/铝层/钼层结构示意图。请参照图1，当欲以钼层/铝层/钼层的结构来形成薄膜晶体管的电极时，会先依次在基板100上形成第一钼层102、铝层104以及第二钼层106。接着，在基板100上形成具有电极图案的图案化光致抗蚀剂层(未示出)，再以此图案化光致抗蚀剂层为掩模，对上述的膜层102、104、106进行湿蚀刻。然而，由于蚀刻液对钼的蚀刻速率大于蚀刻液对铝的蚀刻速率，所以蚀刻液往往会对第一钼层102造成如图1所示的底切110(undercut)现象。如此一来，当薄膜晶体管中的电极采用钼层/铝层/钼层的结构时，上述的底切现象会使得薄膜晶体管的无法正常运作；再者，若使用上述结构来制作与薄膜晶体管连接的扫描线或数据线等配线时，上述底切现象会使得配线的阻抗增加，更甚者会使得扫描线或数据线产生断路的现象，从而影响与其连接的薄膜晶体管的元件特性。

发明内容

本发明提供一种薄膜晶体管，其具有稳定的结构，能在加工中避免发生底切的现象。

本发明提供一种有源元件阵列基板，其有源元件的结构能在加工中避免发生底切现象，而维持像素的操作正常。

本发明提供一种液晶显示面板，其具有能在加工中避免发生底切现象的结构，而维持液晶显示面板的显示品质。

本发明提出一种薄膜晶体管，其包括基板、栅极、栅极绝缘层、沟道层以及源极与漏极。栅极与栅极绝缘层配置于基板上，且栅极绝缘层覆盖栅极，沟道层配置于栅极上方的栅极绝缘层上，而源极与漏极分别配置于栅极两侧的部分沟道层上。其中，栅极、源极与漏极中的至少一个具有底导电层、顶导电层以及位于底导电层与顶导电层之间的导电夹层，底导电层与导电夹层的材料不同，且底导电层的厚度实质上小于或等于150埃。

本发明提出一种有源元件阵列基板，其包括基板、多条扫描线、多条数据线以及多个像素。多条扫描线与多条数据线配置于基板上。多个像素配置于基板上，且与对应的扫描线和数据线电性连接。各个像素包括有源元件以及与有源元件电性连接的像素电极，这些有源元件中的至少一个包括栅极、栅极绝缘层、沟道层以及源极与漏极。栅极与栅极绝缘层配置于基板上，且栅极绝缘层覆盖栅极，沟道层配置于栅极上方的栅极绝缘层上，而源极与漏极分别配置于栅极两侧的部分沟道层上。其中，栅极、源极与漏极中的至少一个具有底导电层、顶导电层以及位于底导电层与顶导电层之间的导电夹层，底导电层与导电夹层的材料不同，且底导电层的厚度实质上小于或等于150埃。

本发明提出一种液晶显示面板，其包括有源元件阵列基板、对向基板以及液晶层。有源元件阵列基板包括基板、多条扫描线与多条数据线以及多个像素。其中，多条扫描线与多条数据线配置于基板上。多个像素配置于基板上，且与对应的扫描线和数据线电性连接。各个像素包括有源元件以及与有源元件电性连接的像素电极，这些有源元件中的至少一个包括栅极、栅极绝缘层、沟道层以及源极与漏极。栅极与栅极绝缘层皆配置于基板上，且栅极绝缘层覆盖栅极，沟道层配置于栅极上方的栅极绝缘层上，而源极与漏极分别配置于栅极两侧的部分沟道层上。其中，栅极、源极与漏极中的至少一个具有底导电层、顶导电层以及位于底导电层与顶导电层之间的导电夹层，底导电层与导电夹层的材料不同，且底导电层的厚度实质上小于或等于150埃。对向基板配置于有源元件阵列基板的对向侧，而液晶层配置于对向基板与有源元件阵列基板之间。

在本发明一实施例中，上述薄膜晶体管还包括蚀刻终止层，配置于沟道层上方。

在本发明一实施例中，上述薄膜晶体管还包括重掺杂半导体层，配置于沟道层与源极之间以及沟道层与漏极之间。

在本发明一实施例中，上述底导电层的厚度实质上为100埃。

在本发明一实施例中，上述导电夹层的厚度实质上为1200埃至6000埃。

在本发明一实施例中，上述顶导电层的厚度实质上为100埃至2000埃。

在本发明一实施例中，上述底导电层与顶导电层的组成包括钼、钛、铬、钨、钽、铌、钕、上述的组合、上述的合金或上述的氮化物。

在本发明一实施例中，上述导电夹层的组成包括铝、铜、上述组合或上述的合金。

在本发明一实施例中，上述有源元件还包括蚀刻终止层，配置于沟道层上方。

在本发明一实施例中，上述有源元件还包括重掺杂半导体层，配置于沟道层与源极之间以及沟道层与漏极之间。

在本发明一实施例中，上述扫描线的组成与栅极的组成实质上相同，数据线的组成与源极以及漏极的组成实质上相同。

在本发明一实施例中，上述有源元件阵列基板还包括至少一焊垫，配置于基板上，电性连接扫描线或数据线，其中焊垫具有焊垫底导电层、焊垫顶导电层以及位于焊垫底导电层与焊垫顶导电层之间的焊垫导电夹层，焊垫底导电层与焊垫导电夹层的材料不同，且焊垫底导电层的厚度实质上小于或等于150埃。

在本发明一实施例中，上述对向基板包括彩色滤光片基板。

本发明的薄膜晶体管中的栅极、源极以及漏极中的至少一个具有底导电层、导电夹层以及顶导电层的结构，且当底导电层的厚度实质上小于或等于150埃时，此结构能在加工中避免栅极、源极或漏极发生底切现象。因此，具有上述结构的电极的薄膜晶体管能正常运作，以维持其元件特性以及像素的正常操作，进而维持液晶显示面板的显示品质。

为让本发明的上述特征和优点能更明显易懂，下面以较佳实施例，并配合附图，进行详细说明如下。

附图说明

图1为公知的一种产生底切现象的钼层/铝层/钼层结构示意图；

图2A是依照本发明第一实施例所绘示的一种薄膜晶体管的剖面示意图：

图2B是依照本发明第一实施例所绘示的另一种薄膜晶体管的剖面示意图；

图2C是依照本发明第一实施例所绘示的再一种薄膜晶体管的剖面示意图；

图2D是依照本发明第一实施例所绘示的又一种薄膜晶体管的剖面示意图；

图3A是依照本发明第二实施例所绘示的一种有源元件阵列基板的俯视示意图；

图3B为图3A中沿a-b剖面线的剖面示意图；

图3C为图3A中沿c-d剖面线的剖面示意图；

图3D为图3A中沿a-b剖面线的另一种有源元件的剖面示意图；

图4是依照本发明第三实施例所绘示的一种液晶显示面板的俯视示意图。

其中，主要元件符号说明如下：

10：液晶显示面板；

20：有源元件阵列基板；

30：对向基板；

40：液晶；

100、200：基板；

102：第一钼层；

104：铝层；

106：第二钼层；

110：底切；

112：底导电层；

114：导电夹层；

116：顶导电层；

122：焊垫底导电层；

124：焊垫导电夹层；

126：焊垫顶导电层；

201：薄膜晶体管；

202：栅极；

204：栅极绝缘层；

206：沟道层；

208：蚀刻终止层；

209：重掺杂半导体层；

210s：源极；

210d：漏极；

212：保护层；

214：接触窗；

216：有源元件；

218：像素电极；

220：像素；

230：扫描线；

240：数据线；

250：焊垫。

具体实施方式

【第一实施例】

图2A是依照本发明第一实施例所绘示的一种薄膜晶体管的剖面示意图。请参照图2A，薄膜晶体管201配置于基板200上，其包括栅极202、栅极绝缘层204、沟道层206以及源极210s与漏极210d。其中，栅极202与栅极绝缘层204皆配置于基板200上，且栅极绝缘层204覆盖栅极202。基板200例如是玻璃基板、石英基板或是其他种类的基板。栅极绝缘层204的材料例如是氧化硅、氮化硅或是其他介电材料。沟道层206配置于栅极202上方的栅极绝缘层204上，其中沟道层206的材料例如是非晶硅。源极210s与漏极210d分别配置于栅极202两侧的部分沟道层206上，其中源极210s与漏极210d可以是由单层结构的导电材料构成。在本实施例中，薄膜晶体管201还包括蚀刻终止层208，配置于沟道层206的上方，其中蚀刻终止层208可为单层结构或多层结构，且其材料例如是氮化硅，但不限于此，亦可使用其它材料。

请继续参照图2A，栅极202具有底导电层112、导电夹层114以及顶导电层116，其中导电夹层114位于底导电层112与顶导电层116之间。此外，底导电层112与导电夹层114的材料不同，而底导电层112与顶导电层116的材料可以相同也可以不同。举例来说，导电夹层114的组成例如是铝、铜、上述组合或上述的合金，而导电夹层114的厚度例如是介于1200埃至6000埃的范围内，优选为介于2400埃至6000埃的范围内。底导电层112与顶导电层116的组成例如是钼、钛、铬、钨、钽、铌、钕、上述的组合、上述的合金或上述的氮化物，而顶导电层116的厚度例如是介于100埃至2000埃之间。在本实施例中，导电夹层114的材料是以铝为实施范围，而底导电层112以及顶导电层116的材料是以钼为实施范围。换言之，栅极202为钼层/铝层/钼层所形成的多层结构。

值得一提的是，本发明通过控制底导电层112的厚度可以有效克服公知技术在加工中产生底切现象的问题。详言之，设计者可以将底导电层112的厚度控制在实质上小于或等于150埃，优选地，例如是100埃，但不限于此，这样可以避免栅极202在制作过程中产生底切现象的缺陷。举例而言，在本实施例的栅极202中，当位于底部的钼层的厚度实质上小于或等于150埃时，底部的钼层有助于稳定钼层/铝层/钼层的结构免于蚀刻制程的破坏。另一方面，本发明的底导电层112与顶导电层116能够作为导电夹层114的缓冲层，有效阻挡后续加工对导电夹层114的破坏。因此，本发明不同于公知技术，不但可以避免公知的铝层产生铝尖凸的现象，并且可以避免公知的钼层/铝层/钼层的结构产生底切现象的缺陷。

图2B是依照本发明第一实施例所绘示的另一种薄膜晶体管的剖面示意图。请参照图2B，在本实施例中，栅极202可以是由单层结构的导电材料所构成，而源极210s与漏极210d具有底导电层112、导电夹层114以及顶导电层116的结构，且底导电层112的厚度实质上小于或等于150埃。当然，在其它实施例中，薄膜晶体管的栅极、源极以及漏极可以同时具有厚度实质上小于或等于150埃的底导电层、导电夹层以及顶导电层的结构。再者，源极与漏极通常是同时形成的，然而，薄膜晶体管在一些特殊需求中，源极与漏极也可以是只有其中之一具有厚度实质上小于或等于150埃的底导电层、导电夹层以及顶导电层的结构。换句话说，栅极、源极以及漏极中的至少一个具有厚度实质上小于或等于150埃的底导电层、导电夹层以及顶导电层的结构，本发明并不限定此结构在薄膜晶体管中的配置位置。

值得一提的是，形成具有厚度实质上小于或等于150埃的底导电层112、导电夹层114以及顶导电层116的栅极202、源极210s或漏极210d的方法可以是在基板200上依次形成底导电材料层(未示出)、导电材料夹层(未示出)以及顶导电材料层(未示出)，然后在基板200上形成具有上述电极图案的图案化光致抗蚀剂层(未示出)，接着，以此图案化光致抗蚀剂层为掩模，对上述三层导电材料层进行湿蚀刻，以形成电极。一般来说，当电极具有不同组成的导电叠层时，由于蚀刻液对各导电层的蚀刻速率不同，容易使得电极产生底切现象。上述实施例通过控制底导电层的厚度能够有效克服导电叠层在湿蚀刻制程中产生底切现象的问题，因此，能避免栅极202、源极210s或漏极210d在制作过程中遭受破坏，进而维持薄膜晶体管201的元件特性。

图2C是依照本发明第一实施例所绘示的再一种薄膜晶体管的剖面示意图。请参照图2C，薄膜晶体管201与图2A所绘示的薄膜晶体管201相似，因此相同的构件是以相同的标记表示。然而，在本实施例中，薄膜晶体管201包括重掺杂半导体层209，配置于沟道层206与源极210s之间以及沟道层206与漏极210d之间。重掺杂半导体层209的材料可为n型掺杂非晶硅或p型掺杂非晶硅。此外，在本实施例中，薄膜晶体管201不包括蚀刻终止层。

图2D是依照本发明第一实施例所绘示的又一种薄膜晶体管的剖面示意图。请参照图2D，薄膜晶体管201与图2B所绘示的薄膜晶体管201相似，因此相同的构件是以相同的标记表示。然而，在本实施例中，薄膜晶体管201包括重掺杂半导体层209，配置于沟道层206与源极210s之间以及沟道层206与漏极210d之间。重掺杂半导体层209的材料可为n型掺杂非晶硅或p型掺杂非晶硅。此外，在本实施例中，薄膜晶体管201不包括蚀刻终止层。

【第二实施例】

图3A是依照本发明第二实施例所绘示的一种有源元件阵列基板的俯视示意图，图3B与图3C分别为图3A中沿a-b剖面线与c-d剖面线的剖面示意图。请同时参照图3A、图3B以及图3C，本实施例仅示出有源元件阵列基板20中的两个像素220为代表作说明。有源元件阵列基板20包括基板200、多条扫描线230、多条数据线240以及多个像素220。扫描线230、数据线240以及像素220皆配置于基板200上，其中，多个像素220分别与对应的扫描线230以及数据线240连接，且每一个像素220包括有源元件216以及与有源元件216电性连接的像素电极218。此外，在本实施例中，有源元件阵列基板20包括多个配置于基板200上的焊垫250，其中各焊垫250分别电性连接扫描线230或数据线240。

请同时参照图3A与图3B，有源元件216中的至少一个包括栅极202、栅极绝缘层204、沟道层206以及源极210s与漏极210d，其中栅极202、源极210s与漏极210d中的至少一个具有底导电层112、顶导电层116以及位于底导电层112与顶导电层116之间的导电夹层114，底导电层112与导电夹层114的材料不同，且底导电层112的厚度实质上小于或等于150埃。在本实施例中，如图3B所示，栅极202具有特定厚度范围的底导电层112、导电夹层114以及顶导电层116，但不以此为限。此外，栅极202、栅极绝缘层204、沟道层206、蚀刻终止层208以及源极210s与漏极210d的配置，以及底导电层112、导电夹层114以及顶导电层116的材料与厚度与第一实施例类似，在此不再赘述。值得一提的是，在其他实施例中，也可以是有源元件中的源极与漏极具有特定厚度范围的底导电层、导电夹层以及顶导电层的结构。并且，上述具有此结构的电极的有源元件也可以是配置在有源元件阵列基板的周边电路区，有源元件216的配置仅为一示例，本发明不限于此。

有源元件216的栅极202与对应的扫描线230电性连接，而源极210s与数据线240电性连接。再者，有源元件216中例如是有保护层212，覆盖栅极绝缘层204、沟道层206以及源极210s与漏极210d，而像素电极218配置于保护层212上，通过接触窗214与漏极210d电性连接。在本实施例中，扫描线230的组成例如是与栅极202的组成相同，而数据线240的组成例如是与源极210s以及漏极210d的组成相同。换句话说，在本实施例中，扫描线230也可以具有底导电层112、导电夹层114以及顶导电层116，且底导电层112的厚度实质上小于或等于150埃。当然，在源极与漏极具有上述结构的实施例中，数据线也可以具有与源极以及漏极相同的结构。

如此一来，在扫描线或数据线具有特定厚度范围的底导电层112、导电夹层114以及顶导电层116的结构的实施例中，可以通过控制底导电层112的厚度有效避免扫描线或数据线在蚀刻过程中所产生的底切现象，使得在进行扫描线或数据线的图案化制程中，能避免因严重底切所产生的断路问题，以维持像素的正常操作。

请参照图3C，此外，在本实施例中，焊垫250例如是具有焊垫底导电层122、焊垫顶导电层126以及位于焊垫底导电层122与焊垫顶导电层126之间的焊垫导电夹层124，其中，焊垫底导电层122与焊垫导电夹层124的材料不同，且焊垫底导电层122的厚度实质上小于或等于150埃。其中，焊垫底导电层122的材料与厚度例如是与底导电层112相同，焊垫顶导电层126以及焊垫导电夹层124的材料与厚度例如是分别与顶导电层116以及导电夹层114相同，而焊垫底导电层/焊垫导电夹层/焊垫顶导电层的结构同样能够避免焊垫250在制作过程中产生底切现象。

图3D为沿图3A中a-b剖面线的另一种有源元件的剖面示意图。请参照图3D，有源元件216与图3B所绘示的有源元件216相似，因此相同的构件是以相同的标记表示。然而，在本实施例中，有源元件216包括重掺杂半导体层209，配置于沟道层206与源极210s之间以及沟道层206与漏极210d之间。重掺杂半导体层209的材料例如是n型掺杂非晶硅或p型掺杂非晶硅。此外，在本实施例中，有源元件216不包括蚀刻终止层。

【第三实施例】

图4是依照本发明第三实施例所绘示的一种液晶显示面板的俯视示意图。请参照图4，此液晶显示面板10包括上述实施例中的有源元件阵列20、对向基板30以及液晶层40，其中对向基板30配置于有源元件阵列基板20的对向侧，而液晶层40配置于对向基板30与有源元件阵列基板20之间。在本实施例中，对向基板30例如是彩色滤光片基板，而液晶显示面板10可以是穿透型显示面板、半穿透型显示面板、反射型显示面板、彩色滤光片在阵列上(color filter on array)的显示面板、阵列在彩色滤光片上(array on colorfilter)的显示面板或是其它种类的基板。

由于液晶显示面板10中的多个有源元件，至少有一个有源元件的栅极、源极或漏极或是上述的组合具有底导电层、导电夹层以及顶导电层，其中底导电层的厚度实质上小于或等于150埃，使得有源元件在图案化加工中，不易产生底切的现象，再者，能避免具有上述叠层结构的扫描线或数据线因严重底切所产生的断路问题，维持像素的操作正常，进而维持液晶显示面板的显示品质。

综上所述，本发明的栅极、源极或漏极或是上述的组合具有特定厚度范围的底导电层、导电夹层以及顶导电层，能有效地改善电极(例如：栅极、源极或漏极)在形成的过程中，蚀刻液对电极所造成的底切现象。更进一步，能避免在部分实施例中具有相同结构的扫描线与数据线因严重底切所造成的断路，从而能维持薄膜晶体管的元件特性以及像素的操作正常，进而维持液晶显示面板的显示品质。

虽然本发明已以优选实施例揭示如上，但这并非用于限定本发明，任何本领域普通技术人员在不脱离本发明的精神和范围内，当可进行一些修改或改进，因此本发明保护范围以所附权利要求界定的范围为准。

Claims (22)

1.一种薄膜晶体管，包括：

一基板；

一栅极，配置于该基板上；

一栅极绝缘层，配置于该基板上，以覆盖该栅极；

一沟道层，配置于该栅极上方的栅极绝缘层上；以及

一源极与一漏极，分别配置于该栅极两侧的部分该沟道层上；

其中，该栅极、该源极与该漏极中的至少一个具有一底导电层、一顶导电层以及一位于该底导电层与该顶导电层之间的导电夹层，该底导电层与该导电夹层的材料不同，且该底导电层的厚度实质上小于或等于150埃。

2.如权利要求1所述的薄膜晶体管，其中该底导电层的厚度实质上为100埃，该导电夹层的厚度实质上为1200埃至6000埃，且该顶导电层的厚度实质上为100埃至2000埃。

3.如权利要求1所述的薄膜晶体管，其中该底导电层与该顶导电层的组成包括钼、钛、铬、钨、钽、铌、钕、上述的组合、上述的合金或上述的氮化物，该导电夹层的组成包括铝、铜、上述组合或上述的合金。

4.如权利要求1所述的薄膜晶体管，还包括一蚀刻终止层，配置于该沟道层上方。

5.如权利要求1所述的薄膜晶体管，还包括一重掺杂半导体层，配置于该沟道层与该源极之间以及该沟道层与该漏极之间。

6.一种有源元件阵列基板，包括：

一基板；

多条扫描线和多条数据线，配置于该基板上；以及

多个像素，配置于该基板上，且与对应的扫描线和数据线电性连接，各像素包括一有源元件以及一与该有源元件电性连接的像素电极，且所述有源元件中的至少一个包括：

一栅极，配置于该基板上；

一栅极绝缘层，配置于该基板上，以覆盖该栅极；

一沟道层，配置于该栅极上方的栅极绝缘层上；以及

一源极与一漏极，分别配置于该栅极两侧的部分该沟道层上；

其中，该栅极、该源极与该漏极中的至少一个具有一底导电层、一顶导电层以及一位于该底导电层与该顶导电层之间的导电夹层，该底导电层与该导电夹层的材料不同，且该底导电层的厚度实质上小于或等于150埃。

7.如权利要求6所述的有源元件阵列基板，其中所述底导电层的厚度实质上为100埃，所述导电夹层的厚度实质上为1200埃至6000埃，且所述顶导电层的厚度实质上为100埃至2000埃。

8.如权利要求6所述的有源元件阵列基板，其中所述底导电层与所述顶导电层的组成包括钼、钛、铬、钨、钽、铌、钕、上述的组合、上述的合金或上述的氮化物。

9.如权利要求6所述的有源元件阵列基板，其中各所述有源元件还包括一蚀刻终止层，配置于该沟道层上方。

10.如权利要求6所述的有源元件阵列基板，其中各所述有源元件还包括一重掺杂半导体层，配置于该沟道层与该源极之间以及该沟道层与该漏极之间。

11.如权利要求6所述的有源元件阵列基板，其中所述扫描线的组成与所述栅极的组成实质上相同，所述数据线的组成与所述源极以及所述漏极的组成实质上相同。

12.如权利要求6所述的有源元件阵列基板，其中所述导电夹层的组成包括铝、铜、上述组合或上述的合金。

13.如权利要求6所述的有源元件阵列基板，还包括至少一焊垫，配置于该基板上，电性连接所述扫描线或所述数据线，其中该焊垫具有一焊垫底导电层、一焊垫顶导电层以及一位于该焊垫底导电层与该焊垫顶导电层之间的焊垫导电夹层，该焊垫底导电层与该焊垫导电夹层的材料不同，且该焊垫底导电层的厚度实质上小于或等于150埃。

14.一种液晶显示面板，包括：

一有源元件阵列基板，包括；

一基板；

多条扫描线和多条数据线，配置于该基板上；

多个像素，配置于该基板上，且与对应的扫描线和数据线电性连接，各像素包括一有源元件以及一与该有源元件电性连接的像素电极，且所述有源元件中的至少一个包括：

一栅极，配置于该基板上；

一栅极绝缘层，配置于该基板上，以覆盖该栅极；

一沟道层，配置于该栅极上方的栅极绝缘层上；以及

一源极与一漏极，分别配置于该栅极两侧的部分该沟道层上；

其中，该栅极、该源极与该漏极中的至少一个具有一底导电层、一顶导电层以及一位于该底导电层与该顶导电层之间的导电夹层，该底导电层与该导电夹层的材料不同，且该底导电层的厚度实质上小于或等于150埃。

一对向基板，配置于该有源元件阵列基板的对向侧；以及

一液晶层，配置于该对向基板与该有源元件阵列基板之间。

15.如权利要求14所述的液晶显示面板，其中所述底导电层的厚度实质上为100埃，所述导电夹层的厚度实质上为1200埃至6000埃，且所述顶导电层的厚度实质上为100埃至2000埃。

16.如权利要求14所述的液晶显示面板，其中所述底导电层与所述顶导电层的组成包括钼、钛、铬、钨、钽、铌、钕、上述的组合、上述的合金或上述的氮化物。

17.如权利要求14所述的液晶显示面板，其中各所述有源元件还包括一蚀刻终止层，配置于该沟道层上方。

18.如权利要求14所述的液晶显示面板，其中各所述有源元件还包括一重掺杂半导体层，配置于该沟道层与该源极之间以及该沟道层与该漏极之间。

19.如权利要求14所述的液晶显示面板，其中所述扫描线的组成与所述栅极的组成实质上相同，所述数据线的组成与所述源极以及所述漏极的组成实质上相同。

20.如权利要求14所述的液晶显示面板，其中所述导电夹层的组成包括铝、铜、上述组合或上述的合金。

21.如权利要求14所述的液晶显示面板，其中该有源元件阵列基板还包括至少一焊垫，配置于该基板上，电性连接所述扫描线或所述数据线，其中该焊垫具有一焊垫底导电层、一焊垫顶导电层以及一位于该焊垫底导电层与该焊垫顶导电层之间的焊垫导电夹层，该焊垫底导电层与该焊垫导电夹层的材料不同，且该焊垫底导电层的厚度实质上小于或等于150埃。

22.如权利要求14所述的液晶显示面板，其中该对向基板包括一彩色滤光片基板。

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