CN101212220A - 电压供给电路、显示装置、电子设备、和电压供给方法 - Google Patents
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Abstract
电压供给电路包括：第一和第二节点；预定电位；和输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接。该电路进一步包括：开关元件，用于响应有效重置信号导通，将该电位与第一和第二节点连接在一起；与第一节点连接并且配备时钟脉冲的第一电容器；与第二节点连接并且配备另一个时钟脉冲的第二电容器；和调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变。重置信号基本上与时钟脉冲反相。
Description
交叉参考相关申请
本申请包含与2006年12月28日向日本专利局提出的日本专利申请JP2006-355771有关的主题，特此全文引用以供参考。
技术领域
本发明涉及适于将正或负驱动电压供给显示装置驱动器的包括像DC-DC(直流-直流)转换器那样的部件的电压供给电路。本发明还涉及含有该电压供给电路显示装置和电子设备、和使用该电压供给电路的电压供给方法。
背景技术
像液晶显示器或有机EL(场致发光)显示器那样的图像显示装置含有排列成矩阵形式的许多像素。这样的显示装置通过根据要显示的图像信息控制每个像素的光的强度来显示图像。
在这种类型的显示装置中，可以在显示面板中配备包括DC-DC转换器的电源电路。
图1是表示DC-DC转换器的配置例子的电路示意图。图2是表示在图1中的DC-DC转换器的时序图。
表示在图1中的DC-DC转换器1含有由n沟道MOS(金属氧化物半导体)(NMOS)晶体管(n1)形成的输出晶体管2。DC-DC转换器1还含有由p沟道MOS(PMOS)晶体管(p1，p2)形成的其它晶体管3和4。
节点A由输出晶体管2的源极和晶体管3的漏极之间的连接点形成。节点B与输出晶体管2的栅极、晶体管3的栅极和晶体管4的漏极连接。
节点A与配备时钟脉冲CKg的电容器5(Cap1)连接。节点B与供给与时钟脉冲CKg反相的时钟脉冲xCKg的电容器6(Cap2)连接。
在DC-DC转换器1中，将通过电容耦合的时钟脉冲供给输出晶体管2的栅极和源极，从而生成负电源电压Vssg。
顺便提一下，DC-DC转换器具有CMOS配置。
提供较大面板生产量的技术之一是利用单一型晶体管(相同极性的晶体管)(PMOS或NMOS)配置TFT(薄膜晶体管)电路的技术。
人们为用在这种类型电源电路中的电平移动器、缓冲器、反相器、和移位寄存器提出了多种多样的单一型配置电路。有关更多信息，请参考已公开日本专利申请第2005-123864、2005-123865、2005-143068、和2005-149624号。
发明内容
然而，形成带有这些电路的面板需要几种类型的电源。
通常，具有CMOS配置的面板从外部电源接收两种电源电压(包括GND)，并且在自身中生成其它电压。
这导致了制造工序的数量增加，使得难以提供较大的生产量。
并且，就成本而言，在面板中含有DC-DC转换器比在其外部含有一个DC-DC转换器更有利。因此，希望即使在单一型配置的情况下也在面板中配备DC-DC转换器。
希望提供可以合并在面板和由相同极性的晶体管形成的其它装置中、和可以保证较大生产量、较少制造工序和较低制造成本的电压供给电路、含有该电压供给电路显示装置和电子设备、和使用该电压供给电路的电压供给方法。
根据本发明第一实施例的电压供给电路包括第一和第二节点和预定电位。该电压供给电路进一步包括输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接。该电压供给电路还进一步包括开关元件，用于响应有效重置信号导通，将该电位与第一和第二节点连接在一起。该电压供给电路还进一步包括与第一节点连接并且配备时钟脉冲的第一电容器、和与第二节点连接并且配备另一个时钟脉冲的第二电容器。该电压供给电路还进一步包括调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变。重置信号基本上与时钟脉冲反相。
最好，调整部分具有生成幅度相互不同的第一和第二时钟脉冲并且将第一时钟脉冲馈送到第一电容器并且将第二时钟脉冲馈送到第二电容器的能力。该部分将第一时钟脉冲设置成幅度大于第二时钟脉冲的幅度。
最好，调整部分含有与第二节点连接的附加电容和具有并行地将单时钟馈送到第一和第二电容器的能力。
根据本发明第二方面的显示装置包括以矩阵方式排列的多个像素电路。该显示装置进一步包括至少一个扫描器，用于输出适于驱动形成像素电路的元件的驱动信号。该显示装置还进一步包括适于将驱动电压供给扫描器的电压供给电路。该电压供给电路包括第一和第二节点和预定电位。该电压供给电路进一步包括输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接。该电压供给电路还进一步包括开关元件，用于响应有效重置信号导通，将预定电位与第一和第二节点连接在一起。该电压供给电路还进一步包括与第一节点连接并且配备时钟脉冲的第一电容器、和与第二节点连接并且配备另一个时钟脉冲的第二电容器。该电压供给电路还进一步包括调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变。重置信号基本上与时钟脉冲反相。
本发明的第三实施例是含有显示装置的电子设备。该显示装置包括以矩阵方式排列的多个像素电路。该显示装置进一步包括至少一个扫描器，用于输出适于驱动形成像素电路的元件的驱动信号。该显示装置还进一步包括适于将驱动电压供给扫描器的电压供给电路。该电压供给电路包括第一和第二节点和预定电位。该电压供给电路进一步包括输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接。该电压供给电路还进一步包括开关元件，用于响应有效重置信号导通，将该电位与第一和第二节点连接在一起。该电压供给电路还进一步包括与第一节点连接并且配备时钟脉冲的第一电容器、和与第二节点连接并且配备另一个时钟脉冲的第二电容器。该电压供给电路还进一步包括调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变。重置信号基本上与时钟脉冲反相。
本发明的第四实施例是利用第一和第二电容器和输出晶体管供给电压的电压供给方法。第一电容器与第一节点连接并且配备时钟脉冲。第二电容器与第二节点连接并且配备另一个时钟脉冲。输出晶体管的控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接。该电压供给方法包括第一、第二和第三步骤。第一步骤在基本上与时钟脉冲反相的重置信号有效的同时将预定电位与第一和第二节点连接。第二步骤调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变。第三步骤响应电位的变化，从输出晶体管输出与第二节点的电位相应的电压。
根据本发明的实施例，开关元件在重置信号有效的同时导通，例如将第一和第二节点初始化成预定电位电平。
第一和第二节点的电位随第一和第二节点相对于预定电位的幅度的改变而变。
预定电位作为第一和第二节点的电位的变化结果从输出晶体管输出。
根据本发明一个实施例的电压供给电路可以合并在由相同极性的晶体管形成的面板中，提供了扩大的生产量和保证了减少的制造工序和降低的制造成本。
附图说明
图1是表示具有CMOS配置的DC-DC转换器的电路示意图；
图2是表示在图1中的DC-DC转换器的时序图；
图3是表示根据本发明第一实施例的电压供给电路的配置例子的方框图；
图4是表示根据第一实施例的DC-DC转换器的配置例子的电路示意图；
图5是根据第一实施例的电压供给电路的时序图；
图6是表示根据本发明第二实施例的电压供给电路的配置例子的方框图；
图7是表示根据第二实施例的DC-DC转换器的配置例子的电路示意图；
图8是根据第二实施例的电压供给电路的时序图；
图9是表示根据本发明第三实施例的电压供给电路的配置例子的方框图；
图10是表示只用相同极性的晶体管即PMOS晶体管配置的反相器的例子的电路示意图；
图11是表示根据本发明第四实施例的电压供给电路的配置例子的方框图；
图12是表示根据本发明第五实施例的电压供给电路的配置例子的方框图；
图13是表示重置信号rst滞后时钟信号ck的情况的时序图；
图14是表示重置信号rst超前时钟信号ck的情况的时序图；
图15是表示根据本发明第六实施例的电压供给电路的配置例子的方框图；
图16是描述根据本发明第七实施例的电压供给电路的时序图；
图17是表示根据本发明第八实施例的电压供给电路的配置例子的方框图；
图18是根据第八实施例的电压供给电路的时序图；
图19是表示只用相同极性的晶体管即PMOS晶体管配置的NAND(与非)电路的例子的电路示意图；
图20是表示根据本发明第九实施例的电压供给电路的配置例子的方框图；
图21是表示根据本发明第十实施例的电压供给电路的配置例子的方框图；
图22是表示只用相同极性的晶体管即PMOS晶体管配置的NOR(或非)电路的例子的电路示意图；
图23是表示根据第十一实施例的DC-DC转换器的配置例子的电路示意图；
图24是根据第十一实施例的电压供给电路的时序图；
图25是表示根据第十二实施例的DC-DC转换器的配置例子的电路示意图；
图26是根据第十二实施例的电压供给电路的时序图；
图27是描述根据本发明第十三实施例的电压供给电路的时序图；
图28是表示根据本发明第十四实施例的电压供给电路的配置例子的方框图；
图29是根据第十四实施例的电压供给电路的时序图；
图30是表示只用相同极性的晶体管即PMOS晶体管配置的NOR电路的例子的电路示意图；
图31是表示根据本发明第十五实施例的电压供给电路的配置例子的方框图；
图32是表示只用相同极性的晶体管即NMOS晶体管配置的反相器的例子的电路示意图；
图33是表示只用相同极性的晶体管即NMOS晶体管配置的NAND电路的例子的电路示意图；
图34是表示使用根据本发明第十六实施例的像素电路的有机EL显示装置的配置的方框图；
图35是表示根据第十六实施例的像素电路的特定配置的电路示意图；
图36A到36E是表示表示在图35中的像素电路的特定操作的时序图；
图37是描述如图35所示的像素电路的操作的示意图和表示在发射时间段期间其状况；
图38是描述如图35所示的像素电路的操作的示意图和表示在未发光时间段期间当电压是Vss时其状况；
图39是描述如图35所示的像素电路的操作的示意图和表示当输入偏移信号时其状况；
图40是描述如图35所示的像素电路的操作的示意图和表示当电压是Vcc时其状况；
图41是描述如图35所示的像素电路的操作的示意图和表示当电压是Vcc时驱动晶体管的源极电压的变化；
图42是描述如图35所示的像素电路的操作的示意图和表示当写入数据信号Vsig时其状况；
图43是描述如图35所示的像素电路的操作的示意图和表示基于迁移率幅度的驱动晶体管的源极电压的变化；
图44是描述如图35所示的像素电路的操作的示意图和表示发光时的像素电路；
图45是表示使用根据本发明第十七实施例的像素电路的有机EL显示装置的配置的方框图；
图46是表示根据第十七实施例的像素电路的特定配置的电路示意图；
图47A到47F是表示如图46所示的的像素电路的基本操作的时序图；和
图48A到48G是表示应用根据本实施例的显示装置的电子设备的示意图。
优选实施例详述
下面参照附图描述本发明的优选实施例。
<第一实施例>
图3是表示根据本发明第一实施例的电压供给电路的配置例子的方框图。图4是表示根据第一实施例的DC-DC转换器的配置例子的电路示意图。图5是根据第一实施例的电压供给电路的时序图。
根据第一实施例的电压供给电路10包括调整部分11和DC-DC转换器(DDcon)12。
A表示第一节点，B表示第二节点，ck1和ck2表示相互同相的第一和第二时钟脉冲，和rst表示基本上与时钟脉冲ck1和ck2反相的重置信号。
调整部分11含有适用于调整重置信号rst和时钟脉冲ck1和ck2的电平的电平移动器(lvlsft)111，112和113。
电平移动器111移动重置信号rst的幅度，以生成具有在电源电压Vdd与地电位GND之间的中间幅度的信号，并且将该信号供给DC-DC转换器12。
电平移动器112移动时钟脉冲ck1的幅度，以生成具有在电源电压Vdd与地电位GND之间的中间幅度的信号，并且将该信号供给DC-DC转换器12。
电平移动器113移动时钟脉冲ck2的幅度，以生成具有在电源电压Vdd2与地电位GND之间的中间幅度的信号，并且将该信号供给DC-DC转换器12。
电源电压Vdd和Vdd2满足关系Vdd＞Vdd2。
因此，当比较供给DC-DC转换器12的第一和第二时钟脉冲ck1和ck2时，第一时钟脉冲ck1的幅度ΔV1大于第二时钟脉冲ck2的幅度ΔV2(ΔV1＞ΔV2)。
例如，将Vdd设置成10V，而将Vdd2设置成8V。
如图4所示，DC-DC转换器12包括由PMOS晶体管形成的输出晶体管121(p11)、类似地由PMOS晶体管形成的开关晶体管(开关元件)122(p12)和123(p13)、和第一和第二电容器124和125。
另一方面，图中的Vref表示预定电位。并且，C1表示第一电容器124的电容，和C2表示第二电容器125的电容。
输出晶体管121的栅极与第一节点A连接，其源极与第二节点B连接，并且其漏极与输出端tout连接。
开关晶体管元件122和123的源极与预定电位Vref连接。开关晶体管元件122的漏极与第一节点A连接。开关晶体管元件123的漏极与第二节点B连接。开关晶体管122和123的栅极与重置信号rst的输入端trst(电平移动器111的输出端)连接。
第一电容器124的第一电极与第一节点A连接，并且其第二电极与时钟脉冲ck1的输入端tck1(电平移动器112的输出端)连接。
第二电容器125的第一电极与第二节点B连接，并且其第二电极与时钟脉冲ck2的输入端tck2(电平移动器113的输出端)连接。
在如上所述配置的DC-DC转换器12中，时钟脉冲的幅度由调整部分11调整，使得使第一节点A的电位ΔV1大于第二节点B的电位ΔV2。
更具体地说，如上所述，当比较供给DC-DC转换器12的第一和第二时钟脉冲ck1和ck2时，第一时钟脉冲ck1的幅度ΔV1大于第二时钟脉冲ck2的幅度ΔV2(ΔV1＞ΔV2)。
第一和第二时钟脉冲ck1和ck2使第一和第二节点A和B的电位通过第一和第二电容器124和125来改变。
如图5所示，开关晶体管122和123在重置脉冲信号rst处在低电平的时候导通。这使第一和第二节点A和B被初始化成预定电位Vref。
按照时钟脉冲ck1和ck2的幅度第一和第二节点A和B的电位分别相对于预定电位Vref而改变。
作为第一和第二节点A和B的电位的改变结果，从输出晶体管121输出负电位Vss2。
负电位Vss2是第二节点B的低(Lo)电位。负电位Vss3是第一节点A的低(Lo)电位。
这里，让Vth(p11)表示输出晶体管121的阈值电压Vth，可以将负电位Vss2的输出条件表达如下：
[方程1]
Vss3-Vss2＜Vth(p11) (1)
让Cpa和Cpb分别表示第一节点A的寄生电容和第二节点B的寄生电容，第一和第二节点A和B的幅度ΔV1′和ΔV2′可以通过如下给出的方程(2)和(3)确定。
[方程2]
ΔV1′＝ΔV1×C1/(C1+Cpa) (2)
[方程3]
ΔV2′＝ΔV2×C2/(C2+Cpb) (3)
因此，时钟脉冲ck1和ck2的幅度必须在考虑了上述方程(1)、(2)和(3)之间的关系之后确定。
利用第一和第二节点A和B的幅度ΔV1′和ΔV2′，可以将输出晶体管121的驱动条件表达如下：
ΔV2′-ΔV1′＜Vth(p11) (4)
这里，如果ΔV1和ΔV2像下面的方程(5)所示那样通过利用因子k相互关联，可以获得如方程(6)所示的关系。
[方程5]
kΔV2＝ΔV2 (5)
[方程6]
{C2/(C2+Cpb)-kC1/(C1+Cpa)}ΔV2＜Vth(p11) (6)
根据第一实施例，DC-DC转换器包括输出晶体管121、开关晶体管122和123、第一和第二电容器124和125、和调整部分11。输出晶体管121的栅极(控制端)与第一节点A连接，其源极与第二节点B连接，并且其漏极与输出端tout连接。开关晶体管122的源极与预定电位Vref连接，其漏极与第一节点A连接，并且其栅极与重置信号rst的供给线连接。开关晶体管123的源极与预定电位Vref连接，其漏极与第二节点B连接，并且其栅极与重置信号rst的供给线连接。第一电容器124的第一电极与第一节点A连接并且其第二电极与第一时钟脉冲ck1的供给线连接。第二电容器125的第一电极与第二节点B连接并且其第二电极与第二时钟脉冲ck2的供给线连接。调整部分11调整第一和第二时钟脉冲ck1和ck2的幅度，使得第一时钟脉冲的幅度ΔV1大于第二时钟脉冲的幅度ΔV2，并且第一和第二节点的电位随调整幅度而变。第一和第二时钟脉冲ck1和ck2相互同相。重置信号基本上与时钟脉冲反相。其结果是，根据第一实施例的DC-DC转换器产生了如下效果。
DC-DC转换器可以由像p沟道晶体管(例如，TFT)那样的相同极性晶体管形成，从而使得能以精确的方式输出负电位。
这使DC-DC转换器可以合并到由相同极性的晶体管形成的面板中，提供了扩大的生产量和保证了减少的制造工序和降低的制造成本。
<第二实施例>
图6是表示根据本发明第二实施例的电压供给电路的配置例子的方框图。图7是表示根据第二实施例的DC-DC转换器的配置例子的电路示意图。图8是根据第二实施例的电压供给电路的时序图。
根据第二实施例的电压供给电路10A与根据第一实施例的电压供给电路10的不同之处在于，使用单时钟ck而不是两个时钟。该电路10A与电路10的进一步不同之处在于，调整部分11A的电平移动器112与重置信号rst的幅度相同地移动时钟脉冲ck的幅度，使得产生具有在电源电压Vdd与地电位GND之间的中间幅度的信号，并且将该信号供给DC-DC转换器12。该电路10A与电路10的更进一步不同之处在于，DC-DC转换器12A调整时钟脉冲幅度，使得将具有不同幅度的信号供给第一和第二节点A和B。
更具体地说，如图7所示，电容器124和125的第二电极与时钟脉冲输入端tck连接。此外，在第二节点B和参考电位(例如，地电位GND)之间配备电容器Cb，用作寄生电容(电容器)。
在DC-DC转换器12A中，如图7和8所示，通过重置信号rst初始化第一和第二节点A和B的电位。然后，通过利用电容器124和125的电容C1和C2耦合输入ck降低它们的电位。
此时，寄生电容126(Cb)与第二节点B连接。因此，调整了第一和第二节点A和B的耦合增益。其结果是，只输出节点B的低(Lo)电位。
让Cpa和Cpb分别表示第一和第二节点A和B的寄生电容，第一和第二节点A和B的幅度ΔV1′和ΔV2′可以通过如下给出的方程(7)和(8)确定。
[方程7]
ΔV1′＝ΔV1×C1/(C1+Cpa) (7)
[方程8]
ΔV2′＝ΔV2×C2/(C2+Cb+Cpb) (8)
其中，ΔV1＝ΔV2。
因此，时钟脉冲ck1和ck2的幅度必须在考虑了由方程(1)、(7)和(8)表达的关系之后确定。
利用第一和第二节点A和B的幅度ΔV1′和ΔV2′，可以将输出晶体管121的驱动条件表达如下：
ΔV2′-ΔV1′＜Vth(p11) (9)
其结果是，可以像如下所示那样获得由方程(10)表达的关系。
[方程10]
{C2/(C2+Cb+Cpb)-C1/(C1+Cpa)}ΔV2＜Vth(p11) (10)
因此，有必要确定Cb，使得满足上面的条件。
第二实施例产生了与第一实施例相同的效果。并且，可以利用两个脉冲(ck，rst)和三个电源(Vdd，Vss，Vref)驱动根据本实施例的电压供给电路。在面板电路设计中使用单一型CMOS晶体管(PMOS和NMOS)保证了减少的制造工序和更大的生产量。
<第三实施例>
图9是表示根据本发明第三实施例的电压供给电路的配置例子的方框图。
根据第三实施例的电压供给电路10B与根据第一实施例的电压供给电路10的不同之处在于，因为重置信号rst与第一和第二时钟脉冲ck1和ck2反相，并且因为第一和第二时钟脉冲ck1和ck2相互同相，所以使用单时钟ck在移动幅度之后生成重置信号rst和第一和第二时钟脉冲ck1和ck2。
更具体地说，用于重置信号rst的电平移动器111B是具有反相功能的电平移动器(反相器)。使时钟脉冲ck并行地馈入三个电平移动器111B，112和113中。
应该注意到，与DC-DC转换器12相同，反相器111B可以只用相同极性的晶体管即PMOS晶体管配置。
图10是表示只用相同极性的晶体管即PMOS晶体管配置的反相器的例子的电路示意图。
如图10所示，反相器130包括PMOS晶体管131-133、电容器134和节点ND131和ND132。
晶体管131的源极与节点ND131连接并且其漏极与参考电位Vss连接。晶体管132的源极与节点ND132连接，其漏极与参考电位Vss连接，并且其栅极与节点ND131连接。
晶体管133的源极与电源电压Vdd的供给线连接，其漏极与节点ND132连接，并且其栅极与信号输入线IN连接。
电容器134的第一电极与节点ND131连接，并且其第二电极与节点ND132连接。节点ND132与输出端OUT连接。
在如上所述配置的反相器130中，当输入低电平信号时，晶体管133导通，使节点ND132的电位升高。这使节点ND131的电位通过电容器C134升高，截止晶体管132。其结果是，将在Vdd电平上的信号输出到输出端OUT。
当输入高电平信号时，晶体管133截止。这使节点ND131的电位通过晶体管131放电，导通晶体管132。其结果是，将在Vss电平上的信号输出到输出端OUT。
除了上述之外，根据本实施例的电压供给电路以与根据第一实施例的电压供给电路相同的方式配置。
第三实施例产生了与第一实施例相同的效果。
<第四实施例>
图11是表示根据本发明第四实施例的电压供给电路的配置例子的方框图。
根据第四实施例的电压供给电路10C与根据第二实施例的电压供给电路10A的不同之处在于，因为重置信号rst与时钟脉冲信号ck反相，所以使用单时钟ck在移动幅度之后生成重置信号rst。
更具体地说，用于重置信号rst的电平移动器111C是具有反相功能的电平移动器(反相器)。使时钟脉冲ck并行地馈入两个电平移动器111C和112中。
应该注意到，与如图10所示的DC-DC转换器12A相同，反相器111C可以只用相同极性的晶体管即PMOS晶体管配置。
除了上述之外，该电压供给电路以与根据第二实施例的电压供给电路相同的方式配置。
第四实施例产生了与第二实施例相同的效果。
<第五实施例>
图12是表示根据本发明第五实施例的电压供给电路的配置例子的方框图。
根据第五实施例的电压供给电路10D与根据第四实施例的电压供给电路10C的不同之处在于，在用于时钟脉冲的电平移动器112的前一级配备了延迟电路114。
下面参照图13和14描述配备延迟电路114的理由。
图13是表示重置信号rst滞后时钟信号ck的情况的时序图。
图14是表示重置信号rst超前时钟信号ck的情况的时序图。
重置信号rst与时钟脉冲ck反相。因此，根据第五实施例的电压供给电路10D可以以与根据第四实施例的电压供给电路10C相同的方式配置。
然而，必须注意相位关系。
如果如图13所示，重置信号rst滞后时钟信号ck，因为如图7所示的开关晶体管122和123两者都导通，所以不能使时钟脉冲ck充分耦合来降低第一和第二节点A和B的电位。致使不可能保证正常操作。
相反，如果重置信号rst超前时钟信号ck，就不会对操作造成任何严重问题。即使有，第一和第二节点A和B的Lo时间段(Vss2输出时间段)也较短。其结果是，负电源电压Vss2的供给能力下降了。此外，输出OUT节点的浮置时间段(Vss2的无供给时间段)较长。
输出OUT节点的Vss2电位在无供给时间段期间可能发生变化。因此，应该使无供给时间段尽可能短。
在图14中，无供给时间段较短。尽管DC-DC转换器12A的供给能力下降了，但通过利用延迟电路114控制重置信号rst相对于时钟脉冲ck的延迟，也可以充分供给Vss2。因此，只要Vss2得到充分供给，也可以使用电压供给电路10D。
除了上述之外，根据本实施例的电压供给电路以与根据第二和第四实施例的那些电压供给电路相同的方式配置。
第五实施例产生了与第二和第四实施例相同的效果。
<第六实施例>
图15是表示根据本发明第六实施例的电压供给电路的配置例子的方框图。
根据第六实施例的电压供给电路10E与根据第三实施例的电压供给电路10B的不同之处在于，由于与在第五实施例中所述相同的原因，在用于时钟脉冲的电平移动器112和113的前一级配备了延迟电路114。
应该注意到，在如图15所示的配置中，也必需保证第一和第二时钟脉冲ck1和ck2保持相互同相。
除了上述之外，根据本实施例的电压供给电路以与根据第一和第三实施例的那些电压供给电路相同的方式配置。
第六实施例产生了与第一和第三实施例相同的效果。
<第七实施例>
图16是描述根据本发明第七实施例的电压供给电路的时序图。
根据第七实施例的电压供给电路10F与根据第二实施例的电压供给电路10A的不同之处在于，重置信号rst的截止时间段(高电平时间段)较长，使得不通过重置信号rst定时缩短负电位Vss2的供给时间段。
除了上述之外，根据本实施例的电压供给电路以与根据第二实施例的电压供给电路相同的方式配置。
第七实施例产生了与第二实施例相同的效果。
应该注意到，这种配置也可应用于第一实施例。
<第八实施例>
图17是表示根据本发明第八实施例的电压供给电路的配置例子的方框图。图18是根据第八实施例的电压供给电路的时序图。
根据第八实施例的电压供给电路10G与根据第四实施例的电压供给电路10C的不同之处在于，取代反相功能，配备了NAND电路功能部分115，用作适于生成重置信号rst的电平移动器，使得可以有选择地根据时钟脉冲ck和启用信号en生成重置信号rst。
在这种情况下，如图18所示，与第七实施例一样，重置信号rst的截止时间段(高电平时间段)较长，使得可以按需要确定重置信号rst定时，以保证不缩短负电位Vss2的供给时间段。
图19是表示只用相同极性的晶体管即PMOS晶体管配置的NAND电路的例子的电路示意图。
如图19所示，NAND电路140包括PMOS晶体管141-144、电容器145和节点ND141和ND142。
晶体管141的源极与节点ND141连接，并且其栅极和漏极与参考电位Vss连接。晶体管142的源极与节点ND142连接，其漏极与参考电位Vss连接，并且其栅极与节点ND141连接。
晶体管143的源极与电源电压Vdd的供给线连接，其漏极与节点ND142连接，并且其栅极与信号输入线IN1连接。
晶体管144的源极与电源电压Vdd的供给线连接，其漏极与节点ND142连接，并且其栅极与信号输入线IN2连接。
电容器145的第一电极与节点ND141连接，并且其第二电极与节点ND142连接。节点ND142与输出端OUT连接。
在如上所述配置的NAND电路140中，如果两个信号en和ck两者都处在低电平上，或如果信号之一处在高电平上和另一个处在低电平上，晶体管143和144两者或之一导通，使节点ND142的电位升高。这使节点ND141的电位通过电容器145升高，截止晶体管142。其结果是，将在Vdd电平上的信号输出到输出端OUT。
如果NAND电路140接收到两者都处在高电平上的两个信号en和ck，晶体管143和144两者都截止。这使节点ND141的电位通过晶体管141放电，导通晶体管142。其结果是，将在Vss电平上的重置信号rst输出到输出端OUT。
除了上述之外，根据本实施例的电压供给电路以与根据第二和第四实施例的那些电压供给电路相同的方式配置。
第八实施例产生了与第二和第四实施例相同的效果。
<第九实施例>
图20是表示根据本发明第九实施例的电压供给电路的配置例子的方框图。
根据第九实施例的电压供给电路10H与根据第三实施例的电压供给电路10B的不同之处在于，与第八实施例一样，取代反相功能，配备了如图19所示配置的NAND电路功能部分115，用作适于生成重置信号rst的电平移动器，使得可以有选择地根据时钟脉冲ck和启用信号en生成重置信号rst。
此外，在这种情况下，第九实施例提供了与第七实施例相同的优点，因为重置信号rst的截止时间段(高电平时间段)较长，使得可以按需要确定重置信号rst定时，以保证不缩短负电位Vss2的供给时间段。
除了上述之外，根据本实施例的电压供给电路以与根据第一和第三实施例的那些电压供给电路相同的方式配置。
第九实施例产生了与第一和第三实施例相同的效果。
<第十实施例>
图21是表示根据本发明第十实施例的电压供给电路的配置例子的方框图。
根据第十实施例的电压供给电路10I与根据第八实施例的电压供给电路10G的不同之处在于，取代NAND电路功能部分115，配备了NOR电路功能部分116，用作适于生成重置信号rst的电平移动器，使得可以有选择地根据时钟脉冲ck和启用信号en生成重置信号rst。
图22是表示只用相同极性的晶体管即PMOS晶体管配置的NOR电路的例子的电路示意图。
如图22所示，NOR电路150包括PMOS晶体管151-154、电容器155和节点ND151和ND152。
晶体管151的源极与节点ND151连接，并且其栅极和漏极与参考电位Vss连接。晶体管152的源极与节点ND152连接，其漏极与参考电位Vss连接，并且其栅极与节点ND151连接。
晶体管153的源极与电源电压Vdd的供给线连接，其漏极与晶体管154的源极连接，并且其栅极与信号输入线IN1连接。
晶体管154的漏极与节点ND152连接，并且其栅极与信号输入线IN2连接。
电容器155的第一电极与节点ND151连接，并且其第二电极与节点ND152连接。节点ND152与输出端OUT连接。
在如上所述配置的NOR电路150中，如果两个信号en和ck两者都处在低电平上，晶体管153和154两者都导通，使节点ND152的电位升高。这使节点ND151的电位通过电容器155升高，截止晶体管152。其结果是，将在Vdd电平上的重置信号rst输出到输出端OUT。
如果NOR电路150接收到两者或之一处在高电平上的两个信号en和ck，晶体管153和154两者或之一截止。这使节点ND151的电位通过晶体管151放电，导通晶体管152。其结果是，将在Vss电平上的重置信号rst输出到输出端OUT。
除了上述之外，根据本实施例的电压供给电路以与根据第二、第四和第八实施例的那些电压供给电路相同的方式配置。
第十实施例产生了与第二、第四和第八实施例相同的效果。
尽管未示出，但NOR电路也可取代NAND电路应用于第九实施例。
尽管在上面的实施例中，描述了将PMOS晶体管用作相同极性晶体管的情况，但这些实施例也可以利用NMOS晶体管以相同的方式配置。当使用NMOS晶体管时，输出正电位而不是负电位。除此之外，上述电压供给电路基本上可以利用NMOS晶体管以相同的方式配置。
利用NMOS晶体管配置电压供给电路有助于，例如，利用非晶硅的TFT的形成。其结果是，电压供给电路可以容易地合并在利用如后所述的像素电路的有机EL显示装置的面板中。
下面对通过NMOS晶体管形成的电压供给电路的优选实施例加以描述。
应该注意到，电路功能基本上是相同的。因此，着重于与利用PMOS晶体管的电路的差异地给予描述。
<第十一实施例>
图23是表示根据第十一实施例的DC-DC转换器的配置例子的电路示意图。图24是根据第十一实施例的电压供给电路的时序图。
根据第十一实施例的电压供给电路10J与根据第一实施例的电压供给电路10的不同之处在于，用NMOS晶体管121N，122N和123N(n11-n13)取代PMOS晶体管121，122和123。
在这种情况下，用正电位Vdd2取代负电位Vss2。用正电位Vdd3取代负电位Vss3(Vdd3＞Vdd2＞Vdd＞Verf)。
在如上所述配置的DC-DC转换器12J中，调整部分11调整时钟脉冲幅度，使得第一节点A的电位ΔV1大于第二节点B的电位ΔV2。
更具体地说，如上所述，当比较供给DC-DC转换器12J的第一和第二时钟脉冲ck1和ck2时，第一时钟脉冲ck1的幅度ΔV1大于第二时钟脉冲ck2的幅度ΔV2(ΔV1＞ΔV2)。
第一和第二时钟脉冲ck1和ck2使第一和第二节点A和B的电位通过第一和第二电容器124和125来改变。
如图24所示，开关晶体管122N和123N在重置脉冲信号rst处在低电平的时候导通。这使第一和第二节点A和B被初始化成预定电位Vref。
按照时钟脉冲ck1和ck2的幅度第一和第二节点A和B的电位分别相对于预定电位Vref而改变。
作为第一和第二节点A和B的电位的改变结果，从输出晶体管121N输出正电位Vdd2。
正电位Vdd2是第二节点B的高(Hi)电位。正电位Vdd3是第一节点A的高(Hi)电位。
这里，让Vth(n11)表示输出晶体管121N的阈值电压Vth，可以将正电位Vdd2的输出条件表达如下：
[方程11]
Vdd3-Vdd2＞Vth(n11) (11)
让Cpa和Cpb分别表示第一节点A的寄生电容和第二节点B的寄生电容，第一和第二节点A和B的幅度ΔV1′和ΔV2′可以通过如下给出的方程(12)和(13)确定。
[方程12]
ΔV1′＝ΔV1×C1/(C1+Cpa) (12)
[方程13]
ΔV2′＝ΔV2×C2/(C2+Cpb) (13)
因此，时钟脉冲ck1和ck2的幅度必须在考虑了上述方程(11)、(12)和(13)之间的关系之后确定。
利用第一和第二节点A和B的幅度ΔV1′和ΔV2′，可以将输出晶体管121N的驱动条件表达如下：
ΔV1′-ΔV2′＞Vth(n11) (14)
这里，如果ΔV1和ΔV2像下面的方程(15)所示那样通过因子k相互关联，可以获得如方程(16)所示的关系。
[方程15]
kΔV2＝ΔV2 (15)
[方程16]
{kC1/(C1+Cpa)-C2/(C2+Cpb)}ΔV2＞Vth(n11) (16)
第十一实施例产生了与第一实施例相同的效果。并且，本实施例可容易地应用于由非晶硅制成的面板，从而能够实现适于实际使用的电压供给电路。
<第十二实施例>
图25是表示根据本发明第十二实施例的DC-DC转换器的配置例子的方框图。图26是表示根据第十二实施例的电压供给电路的时序图。
根据第十二实施例的电压供给电路10K与根据第二实施例的电压供给电路10A的不同之处在于，用NMOS晶体管121N，122N和123N取代PMOS晶体管121，122和123。
在如上所述配置的DC-DC转换器12K中，如图25和26所示，通过重置信号rst初始化第一和第二节点A和B的电位。然后，通过利用电容器124和125的电容C1和C2耦合输入ck升高它们的电位。
此时，寄生电容126(Cb)与第二节点B连接。因此，调整了第一和第二节点A和B的耦合增益。其结果是，只输出节点B的高(Hi)电位。
让Cpa和Cpb分别表示第一和第二节点A和B的寄生电容，第一和第二节点A和B的幅度ΔV1′和ΔV2′可以通过如下给出的方程(17)和(18)确定。
[方程17]
ΔV1′＝ΔV1×C1/(C1+Cpa) (17)
[方程18]
ΔV2′＝ΔV2×C2/(C2+Cb+Cpb) (18)
因此，时钟脉冲ck1和ck2的幅度必须在考虑了由方程(11)、(17)和(18)表达的关系之后确定。
利用第一和第二节点A和B的幅度ΔV1′和ΔV2′，可以将输出晶体管121N的驱动条件表达如下：
[方程19]
ΔV1′-ΔV2′＞Vth(n11) (19)
其中，ΔV1＝ΔV2。
其结果是，可以获得如下方程(20)给出的关系。
[方程20]
{C1/(C1+Cpa)-C2/(C2+Cb+Cpb)}ΔV2＞Vth(n11) (20)
因此，有必要确定Cb，使得满足上面的条件。
第十二实施例产生了与第一实施例相同的效果。并且，可以利用两个脉冲(ck，rst)和三个电源(Vdd，Vss，Vref)驱动根据本实施例的电压供给电路。在面板电路设计中使用单一型CMOS晶体管(PMOS和NMOS)保证了减少的制造工序和更大的生产量。
<第十三实施例>
图27是描述根据本发明第十三实施例的电压供给电路的时序图。
根据第十三实施例的电压供给电路10L与根据第十二实施例的电压供给电路10K的不同之处在于，重置信号rst的截止时间段(高电平时间段)较长，使得不通过重置信号rst定时缩短负电位Vss2的供给时间段。
除了上述之外，根据本实施例的电压供给电路以与根据第十二实施例的电压供给电路相同的方式配置。
第十三实施例产生了与第十二实施例相同的效果。
尽管未示出，但这种配置也可应用于第十一实施例。
<第十四实施例>
图28是表示根据本发明第十四实施例的电压供给电路的配置例子的方框图。图29是根据第十四实施例的电压供给电路的时序图。
根据第十四实施例的电压供给电路10M与根据第十二实施例的电压供给电路10K的不同之处在于，取代反相功能，配备了NOR电路功能部分116N，用作适于生成重置信号rst的电平移动器，使得可以有选择地根据时钟脉冲ck和启用信号en生成重置信号rst。
此外，在这种情况下，第十四实施例提供了与第七实施例相同的优点，因为重置信号rst的截止时间段(高电平时间段)较长，使得可以按需要确定重置信号rst定时，以保证不缩短负电位Vss2的供给时间段。
图30是表示只用相同极性的晶体管即NMOS晶体管配置的NOR电路的例子的电路示意图。
如图30所示，NOR电路150N包括NMOS晶体管151N-154N、电容器155N和节点ND151N和ND152N。
晶体管151N的源极与节点ND151N连接，并且其栅极和漏极与电源电位Vdd连接。晶体管152N的源极与节点ND152N连接，其漏极与电源电位Vdd连接，并且其栅极与节点ND151N连接。
晶体管153N的源极与参考电压Vss的供给线连接，其漏极与晶体管154N的源极连接，并且其栅极与信号输入线IN1连接。晶体管154N的漏极与节点ND152N连接，并且其栅极与信号输入线IN2连接。
电容器155N的第一电极与节点ND151N连接，并且其第二电极与节点ND152N连接。节点ND152N与输出端OUT连接。
在如上所述配置的NOR电路150N中，如果两个信号en和ck两者或之一处在高电平上，晶体管153N和154N两者或之一导通，使节点ND152N的电位降低。这使节点ND151N的电位通过电容器155N降低，截止晶体管152N。其结果是，将在Vss电平上的重置信号rst输出到输出端OUT。
如果NOR电路150N接收到两者都处在低电平上的两个信号en和ck，晶体管153N和154两者都截止。这使节点ND151N的电位通过晶体管151N放电，导通晶体管152N。其结果是，将在Vdd电平上的重置信号rst输出到输出端OUT。
除了上述之外，根据本实施例的电压供给电路以与根据第十二实施例的电压供给电路相同的方式配置。
第十四实施例产生了与第十二实施例相同的效果。
<第十五实施例>
图31是表示根据本发明第十五实施例的电压供给电路的配置例子的方框图。
根据第十五实施例的电压供给电路10N与根据第十一实施例的电压供给电路10J的不同之处在于，与第十四实施例一样，配备了NOR电路功能部分116N，用作适于生成重置信号rst的电平移动器，使得可以有选择地根据时钟脉冲ck和启用信号en生成重置信号rst。
此外，在这种情况下，第十五实施例提供了与第七实施例相同的优点，因为重置信号rst的截止时间段(高电平时间段)较长，使得可以按需要确定重置信号rst定时，以保证不缩短负电位Vss2的供给时间段。
除了上述之外，根据本实施例的电压供给电路以与根据第十一实施例的电压供给电路相同的方式配置。
第十五实施例产生了与第十一实施例相同的效果。
应该注意到，取代NOR电路，每一个只包括NMOS晶体管的反相器130N或NAND电路140N也可应用于第十四和第十五实施例。
图32是表示只用相同极性的晶体管即NMOS晶体管配置的反相器的例子的电路示意图。
如图32所示，反相器130N包括NMOS晶体管131N-133N、电容器134N和节点ND131N和ND132N。
晶体管131N的源极与节点ND131N连接，并且其栅极和漏极与电源电位Vdd连接。晶体管132N的源极与节点ND132N连接，其漏极与电源电位Vdd连接，并且其栅极与节点ND131N连接。
晶体管133N的源极与参考电位Vss连接，其漏极与节点ND132N连接，并且其栅极与信号输入线IN1连接。
电容器134N的第一电极与节点ND131N连接，并且其第二电极与节点ND132N连接。节点ND132N与输出端OUT连接。
在如上所述配置的反相器130N中，当输入高电平信号时，晶体管133N导通，使节点ND132N的电位降低。这使节点ND131N的电位通过电容器C134N降低，截止晶体管132N。其结果是，将在Vss电平上的信号输出到输出端OUT。
当输入低电平信号时，晶体管133N截止。这使节点ND131N的电位通过晶体管131N放电，导通晶体管132N。其结果是，将在Vdd电平上的信号输出到输出端OUT。
图33是表示只用相同极性的晶体管即NMOS晶体管配置的NAND电路的例子的电路示意图。
如图33所示，NAND电路140N包括NMOS晶体管141N-144N、电容器145N和节点ND141N和ND142N。
晶体管141N的源极与节点ND141N连接，并且其栅极和漏极与电源电位Vdd连接。晶体管142N的源极与节点ND142N连接，其漏极与电源电位Vdd连接，并且其栅极与节点ND141N连接。
晶体管143N的源极与参考电位Vss连接，其漏极与节点ND142N连接，并且其栅极与信号输入线IN1连接。
晶体管144N的源极与电源电压Vdd的电源线连接，其漏极与节点ND142N连接，并且其栅极与信号输入线IN2连接。
电容器145N的第一电极与节点ND141N连接，并且其第二电极与节点ND142N连接。节点ND142N与输出端OUT连接。
在如上所述配置的NAND电路140N中，如果两个信号en和ck两者都处在高电平上，晶体管143N和144N两者都导通，使节点ND142N的电位降低。这使节点ND141N的电位通过电容器145N降低，截止晶体管142N。其结果是，将在Vss电平上的重置信号rst输出到输出端OUT。
如果NAND电路140N接收到两者或之一处在低电平上的两个信号en和ck，晶体管143N和144N两者或之一截止。这使节点ND141N的电位通过晶体管141N放电，导通晶体管142N。其结果是，将在Vdd电平上的重置信号rst输出到输出端OUT。
因此，到此为止描述了由NMOS晶体管构成的电压供给电路。应该注意到，存在一些未描述的配置。然而，无需说，由PMOS晶体管构成的根据第一到第十实施例的电压供给电路的配置都是可应用的。
如前所述，利用NMOS晶体管配置电压供给电路有助于，例如，利用非晶硅的TFT的形成。其结果是，电压供给电路可以容易地合并在利用如后所述的像素电路的有机EL显示装置的面板中。
下面对使用根据优选实施例的电压供给电路10和10A-10N并且将它们合并在有机EL显示装置中的例子加以描述。
<第十六实施例>
图34是表示使用根据本发明第十六实施例的像素电路的有机EL显示装置的配置的方框图。
图35是表示根据第十六实施例的像素电路的特定配置的电路示意图。
如图34和35所示，显示装置200包括含有排列成m×n矩阵的像素电路201的像素阵列部分202。显示装置200进一步包括水平选择器(HSEL)203、写入扫描器(WSCN)205、功率驱动扫描器(PDSCN)205、和适于将驱动电压供给写入扫描器204的电压供给电路(P1)206。显示装置200还进一步包括适于将驱动电压提供给功率驱动扫描器205的电压供给电路(P2)207和信号线SGL201-SGL20n，信号线SGL201-SGL20n由水平选择器203选择和根据亮度信息向其提供数据信号Vsig或偏置信号Vofs的输入信号SIN。显示装置200还进一步包括适于用作受来自写入扫描器204的选通脉冲(扫描脉冲)GP驱动的驱动线的扫描线WSL201-WSL20m。显示装置200还进一步包括功率驱动线PSL201-PSL20m。功率驱动线PSL201-PSL20m用作当施加功率信号PSG时受到驱动的驱动线。功率信号PSG由功率驱动扫描器205有选择地设置成VCC(例如，电源电压)或VSS(例如，负电压)。
应该注意到，这些部件例如都在相同面板上形成。
尽管在像素阵列部分202中，像素电路201被排列成m×n矩阵，但为了简化图起见，图34表示相同电路201被排列成2(＝m)×3(＝n)矩阵的例子。
为了简化图起见，图35也表示单个像素电路的特定配置。
如图35所示，根据本实施例的像素电路201包括用作驱动晶体管的n沟道TFT211、用作开关晶体管的n沟道TFT212、和电容器C211。该电路201进一步包括发光元件213、和第一和第二节点ND211和ND212，发光元件213包括有机EL发光器件(OLED)。
在像素电路201中，用作驱动晶体管的TFT211、节点ND211和发光元件(OLD)213串联在功率驱动线(电源线)PSL(201-20m)与预定参考电位Vcat(例如，地电位)之间。
更具体地说，发光元件213的阴极与参考电位Vcat连接，并且其阳极与第一节点ND211连接。TFT211的源极与第一节点ND211连接，并且其漏极与功率驱动线PSL连接。
TFT211的栅极与第二节点ND212连接。
电容器C211的第一电极与第一节点ND211连接，并且其第二电极与第二节点ND212连接。
TFT212的源极和漏极连接在信号线SGL和第二节点ND212之间。TFT212的栅极与扫描线WSL连接。
如上所述，在根据第十六实施例的像素电路201中，用作驱动晶体管的TFT211含有连接在其栅极和源极之间的电容器C211。电容器C211用作像素电容。
接着，下面参照图36A-36E和图37-44，着重于像素电路操作地描述上述配置的更具体操作。
图36A表示施加于扫描线WSL的选通脉冲(扫描脉冲)GP。图36B表示施加于功率驱动线PSL的功率信号PSG。图36C表示施加于信号线SGL的输入信号SIN。图36D表示第二节点ND212的电位VDN212。图36E表示第一节点ND211的电位VND211。
首先，如图36B和37所示，当EL发光元件213发光时，功率驱动线PSL的电位处在电源电压VCC上并且TFT211截止。
此时，用作驱动晶体管的TFT211被设计成在饱和区中工作。因此，流过EL发光元件213的电流Ids根据TFT211的栅极-源极电压Vgs呈现预定值。
接着，如图36B和38所示，在未发光时间段期间，作为电源线的功率驱动线PSL的电位降低到Vss。此时，如果电压Vss小于EL发光元件213的阈值Vthel和阴极电压Vcat之和，也就是说，如果Vss＜Vthel+Vcat，则EL发光元件213停止发光。这使作为电源线的功率驱动线PSL变成用作驱动晶体管的TFT 211的源极。此时，如图36E所示，EL发光元件213的阳极(节点ND211)被充电成Vss。
并且，如图36A、36C、36D、36E和39所示，当信号线SGL的电位达到偏移电压Vofs时，选通脉冲被设置成高电平，导通TFT212和使TFT211的电位变成Vofs。
此时，TFT211的栅极-源极电压呈现值(Vofs-Vss)。如果TFT211的这个栅极-源极电压(Vofs-Vss)不大于(小于)其阈值电压Vth，可以不进行阈值校正。因此，TFT211的栅极-源极电压(Vofs-Vss)必须大于其阈值电压Vth。也就是说，关系Vofs-Vss＞Vth必须成立。
然后，在阈值校正期间，再次将施加于功率驱动线PSL的功率信号PSG设回到电源电压Vcc。
随着功率驱动线PSL被设置成电源电压Vcc，EL发光元件213的阳极(节点ND211)起TFT211的源极作用，使电流沿着如图40所示的方向流动。
如图40所示，EL发光元件213的等效电路用二极管和电容器表示。因此，只要满足关系Vel≤Vcat+Vthel(只要EL发光元件213的漏电流比流过TFT211的电流小得多)，就使用流过TFT211的电流对电容器C211和Cel充电。
此时，如图41所示，电容器Cel两端的电压Vel随时间上升。在经过了预定时间段之后，TFT211的栅极-源极电压呈现值Vth。此时，关系Vel＝Vofs-Vth≤Vcat+Vthel成立。
如图36A、36C和42所示，在取消阈值之后，信号线SGL的电位升高到Vsig同时使TFT212保持导通。数据信号Vsig处在与灰度级相应的电压电平上。此时，如图36D所示，因为TFT212导通，所以TFT211的栅极电位等于Vsig。然而，因为电流Ids从功率驱动线PSL流过来，所以源极电位随时间上升。
此时，只要TFT211的源极电压不超过EL发光元件213的阈值电压Vtel和阴极电压Vcat之和(只要EL发光元件213的漏电流比流过TFT211的电流小得多)，就使用流过TFT211的电流对电容器C211和Cel充电。
此时，已经完成了TFT211的阈值校正。因此，流过TF211的电流反映在迁移率μ上。
更具体地说，如图43所示，迁移率μ越大，流过的电流就越大和源极电压就升得越高。相反，迁移率μ越小，流过的电流就越小和源极电压就升得越慢。其结果是，TFT211的栅极-源极电压如同它反映迁移率μ而减小。栅极-源极电压在完成迁移率μ校正的预定时间段期间最终等于Vgs。
最后，如图36A-36C和44所示，选通脉冲GP被切换成低电平，截止TFT212以终止写入操作，并且使EL发光元件213发光。
TFT211的栅极-源极电压是常数。因此，恒定电流Ids′从TFT211流入EL发光元件213中。Vel升高到电流Ids′流过该元件213形成的电压Vx。其结果是，该元件213发光。
此外，在本像素电路201中，如果EL发光元件213的发射时间较长，其I-V特性将发生变化。其结果是，如图44所示的B点(节点ND211)的电位也发生变化。然而，TFT211的栅极-源极电压保持常数。因此，流过EL发光元件213的电流保持不变。因此，即使该元件213的I-V特性变差，也继续流过恒定电流Ids′。其结果是，该元件213的亮度保持不变。
因此，在第十六实施例中，对含有如图38所示的电路即包括两个晶体管和一个电容器的2Tr+1C像素电路的显示装置200作了描述。
然而，应该注意到，除了含有2Tr+1C像素电路的显示装置200之外，本实施例可应用于其它显示装置。也就是说，本实施例也可应用于除了与OLED串联的驱动和开关晶体管之外，还分别含有取消迁移率或阈值的TFT或其它部件的显示装置。
下面对上述显示装置当中含有包括五个晶体管和一个电容器的5Tr+1C像素电路的显示装置的配置例子加以描述。
<第十七实施例>
图45是表示使用根据本发明第十七实施例的像素电路的有机EL显示装置的配置的方框图。图46是表示根据第十七实施例的像素电路的特定配置的电路示意图。
如图45和46所示，显示装置300包括含有排列成m×n矩阵的像素电路301的像素阵列部分303。显示装置300进一步包括水平选择器(HSEL)303、写入扫描器(WSCN)304、驱动扫描器(DSCN)305、第一和第二自动过零电路(AZRD1)306和(AZRD2)307、和适于将驱动电压供给写入扫描器304的电压供给电路(P11)317。显示装置300还进一步包括适于将驱动电压供给驱动扫描器305的电压供给电路(P12)308、适于将驱动电压供给第一自动过零电路(AZRD1)306的电压供给电路(P13)309、和适于将驱动电压供给第二自动过零电路(AZRD2)307的电压供给电路(P14)310。显示装置300还进一步包括由水平选择器303选择的和根据亮度信息供给数据信号的输入信号SIN的信号线SGL。显示装置300还进一步包括适于用作由写入扫描器304选择和驱动的第二驱动线的扫描线WSL、和适于用作由驱动扫描器305选择和驱动的第一驱动线的驱动线DSL。显示装置300还进一步包括适于用作由第一自动过零电路306选择和驱动的第四驱动线的第一自动过零线AZL1、和适于用作由第二自动过零电路307选择和驱动的第三驱动线的第二自动过零线AZL2。
应该注意到，这些部件都在，例如，相同面板上形成。
如图45和46所示，根据第十七实施例的像素电路301包括p沟道TFT311、n沟道TFT312-315、和电容器C311。该电路301进一步包括发光元件316、和第一和第二节点ND311和ND312，发光元件316包括有机EL发光二极管(OLED)。
第一开关晶体管由TFT 311形成，第二开关晶体管由TFT 313形成，第三开关晶体管由TFT 315形成，和第四开关晶体管由TFT 314形成。
应该注意到，电源电压Vcc(电源电位)的供给线对应于第一参考电位，和地电位GND对应于第二参考电位。并且，VSS1对应于第四参考电位，和VSS2对应于第三参考电位。
在像素电路301中，TFT 311、用作驱动晶体管的TFT212、第一节点ND311和发光元件(OLED)316串联在第一参考电位(在本实施例中，电源电位Vcc)与第二参考电位(在本实施例中，地电位GND)之间。更具体地说，发光元件316的阴极与地电位GND连接，并且其阳极与第一节点ND311连接。TFT312的源极与第一节点ND311连接。TFT311的漏极与TFT 312的漏极连接，并且其源极与电源电压Vcc连接。
TFT 312的栅极与第二节点ND312连接。TFT 311的栅极与驱动线DSL连接。
TFT 313的漏极与第一节点ND311和电容器C311的第一电极连接。TFT 313的源极与固定电位VSS2连接，并且其栅极与第二自动过零线AZL2连接。电容器C311的第二电极与第二节点ND312连接。
TFT 314的源极和漏极连接在信号线SGL和第二节点ND312之间。TFT 314的栅极与扫描线WSL连接。
并且，TFT 315的源极和漏极连接在第二节点ND312和预定电位Vss1之间。TFT 315的栅极与第一自动过零线AZL1连接。
如上所述，在根据第十七实施例的像素电路301中，电容器C311作为像素电容连接在用作驱动晶体管的TFT 312的栅极和源极之间。在该电路301中，TFT 312的源极电位在未发光时间段期间通过用作开关晶体管的TFT 313与固定电位连接。此外，在该电路301中，TFT 312的栅极和漏极连接在一起，使得在相同时间段期间校正阈值Vth。
接着，下面参照图47A-47F，以着重于像素电路操作的方式描述上述配置的操作。
图47A表示施加于驱动线DSL的驱动信号DS。图47B表示施加到扫描线WSL的驱动信号WS(对应于第十六实施例中的选通脉冲GP)。图47C表示施加于第一自动过零线AZL1的驱动信号AZ1。图47D表示施加于第二自动过零线AZL2的驱动信号AZ2。图47E表示第二节点ND312的电位。图47F表示第一节点ND311的电位。
由驱动扫描器305施加于驱动线DSL的驱动信号DS保持在高电平上。由写入扫描器304施加于扫描线WSL的驱动信号WS保持在低电平上。由自动过零电路306施加于自动过零线AZL1的驱动信号AZ1保持在低电平上。由自动过零电路307施加于自动过零线AZL2的驱动信号AZ2保持在高电平上。
其结果是，TFT 313导通。此时，电流流过TFT 313，使TFT 312的源极电位(节点ND311的电位)降低到VSS2。其结果是，施加于发光元件316的电压下降到0V，使该单元316停止发光。
在这种情况下，即使TFT 314导通，电容器C311保持的电压即TFT 312的栅极电压保持不变。
接着，如图47C和47D所示，在发光元件316的未发光时间段期间，施加于自动过零线AZL1的驱动信号AZ1被设置成高电平，而施加于自动过零线AZL2的驱动信号AZ2保持在高电平上。这使第二节点ND312的电位下降到VSS1。
然后，在施加于自动过零线AZL2的驱动信号AZ2被切换回到低电平之后，由驱动扫描器305施加于驱动线DSL的驱动信号DS只在预定时间段内被切换成低电平。
这使TFT 313截止和使TFT 315和312导通。其结果是，电流流过TFT 312和311，使第一节点的电位升高。
然后，由驱动扫描器305施加于驱动线DSL的驱动信号DS被切换回到高电平和驱动信号AZ1回到低电平。
其结果是，驱动晶体管TFT 312的阈值Vth得到校正，使第二和第一节点ND312和ND311之间的电位差等于Vth。
在在这种状况下经过了预定时间段之后，由写入扫描器304施加于扫描线WSL的驱动信号WS在预定时间段内保持在高电平上。这使数据从数据线写入节点ND312中。在驱动信号WS处在高电平上的同时，由驱动扫描器305施加于驱动线DSL的驱动信号DS被切换成高电平。然后，驱动信号WS被切换成低电平。
此时，TFT 312导通，和TFT 314截止，使迁移率得到校正。
在这种情况下，TFT 314截止。TFT 312的栅极-源极电压是常数。因此，恒定电流Ids从TFT 312流入EL发光元件316中。其结果是，第一节点ND311的电位升高到电流Ids流过该元件316形成的电压Vx，使该元件316发光。
此外，在本像素电路中，如果EL发光元件213的发射时间较长，其电流-电压(I-V)特性将发生变化。其结果是，第一节点ND311的电位也发生变化。然而，TFT312的栅极-源极电压保持常数。因此，流过EL发光元件316的电流保持不变。因此，即使该元件316的I-V特性变差，也继续流过恒定电流Ids。其结果是，该元件316的亮度保持不变。
含有如上所述驱动的像素电路的显示装置可以利用相同极性的晶体管即n沟道或p沟道晶体管(例如，TFT)形成，因此使得能以精确的方式输出正或负电位。
根据本实施例的显示装置可以合并在由相同极性晶体管形成的面板中，提供了扩大的生产量和保证了减少的制造工序和降低的制造成本。
根据本实施例的显示装置可应用于如图48所示的多种多样电子设备中。这样的电子设备包括如图48A所示的电视机400的显示部分410、如图48B-48D所示的数字照相机500和便携式摄像机600的显示装置510和610、如图48G所示的膝上型PC 700的显示装置710、和如图48E和48F所示的移动终端设备800和900的显示部分810和910。
本领域的普通技术人员会明白，可以视设计要求和其它因素而定，作出各种各样的修改、组合、子组合和变更，而它们都在所附权利要求书及其等效物限定的范围之内。
Claims (18)
1.一种电压供给电路，包含：
第一和第二节点；
预定电位；
输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接；
开关元件，用于响应有效重置信号导通，将该电位与第一和第二节点连接在一起；
与第一节点连接并且配备时钟脉冲的第一电容器；
与第二节点连接并且配备另一个时钟脉冲的第二电容器；和
调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变，其中，
重置信号基本上与时钟脉冲反相。
2.根据权利要求1所述的电压供给电路，其中，
调整部分具有生成幅度相互不同的第一和第二时钟脉冲并且将第一时钟脉冲馈送到第一电容器并且将第二时钟脉冲馈送到第二电容器的能力；并且其中，
调整部分将第一时钟脉冲设置成幅度大于第二时钟脉冲的幅度。
3.根据权利要求1所述的电压供给电路，其中，
调整部分含有与第二节点连接的附加电容；并且其中，
调整部分具有并行地将单时钟馈送到第一和第二电容器的能力。
4.根据权利要求2所述的电压供给电路，其中，
调整部分具有根据单时钟生成重置信号和第一和第二时钟脉冲并且将它们馈送到开关元件和第一和第二电容器的能力。
5.根据权利要求3所述的电压供给电路，其中，
调整部分具有根据单时钟生成重置信号和时钟脉冲并且将它们馈送到开关元件和第一和第二电容器的能力。
6.根据权利要求2所述的电压供给电路，其中，
重置信号超前第一和第二时钟脉冲。
7.根据权利要求6所述的电压供给电路，其中，
调整部分含有适于随重置信号延迟时钟脉冲的延迟电路。
8.根据权利要求3所述的电压供给电路，其中，
重置信号超前第一和第二时钟脉冲。
9.根据权利要求8所述的电压供给电路，其中，
调整部分含有适于随重置信号延迟时钟脉冲的延迟电路。
10.根据权利要求2所述的电压供给电路，其中，
重置信号在比从输出晶体管输出电位的时间段长的时间段内无效。
11.根据权利要求3所述的电压供给电路，其中，
重置信号在比从输出晶体管输出电位的时间段长的时间段内无效。
12.根据权利要求4所述的电压供给电路，其中，
调整部分具有根据时钟脉冲和启用信号生成重置信号的能力。
13.根据权利要求5所述的电压供给电路，其中，
调整部分具有根据时钟脉冲和启用信号生成重置信号的能力。
14.一种显示装置，包含：
以矩阵方式排列的多个像素电路；
扫描器，用于输出适于驱动形成像素电路的元件的驱动信号；和
适于将驱动电压供给扫描器的电压供给电路，该电压供给电路包括：
第一和第二节点；
预定电位；
输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接；
开关元件，用于响应有效重置信号导通，将预定电位与第一和第二节点连接在一起；
与第一节点连接并且配备时钟脉冲的第一电容器；
与第二节点连接并且配备另一个时钟脉冲的第二电容器；和
调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变，其中，
重置信号基本上与时钟脉冲反相。
15.根据权利要求14所述的显示装置，其中，
调整部分具有生成幅度相互不同的第一和第二时钟脉冲并且将第一时钟脉冲馈送到第一电容器并且将第二时钟脉冲馈送到第二电容器的能力；并且其中，
调整部分将第一时钟脉冲设置成幅度大于第二时钟脉冲的幅度。
16.根据权利要求14所述的显示装置，其中，
调整部分含有与第二节点连接的附加电容；并且其中，
调整部分具有并行地将单时钟馈送到第一和第二电容器的能力。
17.一种电子设备，包含：
显示装置，其中，该显示装置包括：
以矩阵方式排列的多个像素电路；
扫描器，用于输出适于驱动形成像素电路的元件的驱动信号；和
适于将驱动电压供给扫描器的电压供给电路，该电压供给电路包括：
第一和第二节点；
预定电位；
输出晶体管，其控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接；
开关元件，用于响应有效重置信号导通，将预定电位与第一和第二节点连接在一起；
与第一节点连接并且配备时钟脉冲的第一电容器；
与第二节点连接并且配备另一个时钟脉冲的第二电容器；和
调整部分，适用于调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变，其中，
重置信号基本上与时钟脉冲反相。
18.一种利用第一和第二电容器和输出晶体管供给电压的电压供给方法，第一电容器与第一节点连接并且配备时钟脉冲，第二电容器与第二节点连接并且配备另一个时钟脉冲，输出晶体管的控制端与第一节点连接，其第一端与第二节点连接，并且其第二端与输出端连接，该电压供给方法包括如下步骤：
首先，在基本上与时钟脉冲反相的重置信号有效的同时将预定电位与第一和第二节点连接；
其次，调整时钟脉冲幅度，使得第一和第二节点的电位随其间维持的预定差值而变；以及
最后，响应电位的变化，从输出晶体管输出与第二节点的电位相应的电压。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104883181A (zh) * | 2015-06-10 | 2015-09-02 | 京东方科技集团股份有限公司 | 或非门电路、移位寄存器、阵列基板及显示装置 |
| CN110070839A (zh) * | 2019-04-23 | 2019-07-30 | 深圳市华星光电半导体显示技术有限公司 | Goa电路及显示面板 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5566568B2 (ja) * | 2007-03-27 | 2014-08-06 | ピーエスフォー ルクスコ エスエイアールエル | 電源電圧発生回路 |
| JP4780134B2 (ja) * | 2008-04-09 | 2011-09-28 | ソニー株式会社 | 画像表示装置及び画像表示装置の駆動方法 |
| US8284142B2 (en) | 2008-09-30 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR101521676B1 (ko) | 2011-09-20 | 2015-05-19 | 엘지디스플레이 주식회사 | 유기발광 다이오드 표시장치 및 그의 제조방법 |
| US9360876B2 (en) | 2014-03-14 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage supply circuit having an absorption unit and method for operating the same |
| US9899919B2 (en) * | 2015-04-17 | 2018-02-20 | Lion Semiconductor Inc. | Asymmetric switching capacitor regulator |
| CN106782304B (zh) * | 2016-12-29 | 2023-11-17 | 上海天马微电子有限公司 | 一种像素驱动电路、像素阵列、驱动方法及有机发光显示面板 |
| JP6454800B2 (ja) * | 2018-02-07 | 2019-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10691372B1 (en) * | 2018-12-07 | 2020-06-23 | Western Digital Technologies, Inc. | Transistor threshold voltage maintenance in 3D memory |
| CN109872673B (zh) * | 2019-04-09 | 2022-05-20 | 京东方科技集团股份有限公司 | 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197188B1 (ko) * | 1995-04-17 | 1999-06-15 | 모리시다 요이치 | 고내압회로 및 전압레벨 변환회로 |
| JP2845206B2 (ja) * | 1996-08-15 | 1999-01-13 | 日本電気株式会社 | 高電圧発生回路 |
| JP3415775B2 (ja) * | 1998-07-17 | 2003-06-09 | シャープ株式会社 | 固体撮像装置 |
| CN1214531C (zh) * | 1999-10-15 | 2005-08-10 | 威盛电子股份有限公司 | 使用栅极电压控制的单端输入电压电平转换器 |
| KR100374644B1 (ko) * | 2001-01-27 | 2003-03-03 | 삼성전자주식회사 | 승압 전압의 조절이 가능한 전압 승압 회로 |
| JP2004229434A (ja) * | 2003-01-24 | 2004-08-12 | Sony Corp | Ｄｃ−ｄｃコンバータ、集積回路及びフラットディスプレイ装置 |
| JP4321266B2 (ja) | 2003-10-16 | 2009-08-26 | ソニー株式会社 | インバータ回路および表示装置 |
| JP4232599B2 (ja) | 2003-10-16 | 2009-03-04 | ソニー株式会社 | レベル変換回路および表示装置 |
| JP4232600B2 (ja) | 2003-10-16 | 2009-03-04 | ソニー株式会社 | バッファ回路および表示装置 |
| JP4686972B2 (ja) | 2003-11-17 | 2011-05-25 | ソニー株式会社 | シフトレジスタ回路、基本回路および表示装置 |
| TWI244261B (en) * | 2004-11-25 | 2005-11-21 | Sunplus Technology Co Ltd | Power on reset circuit |
| JP2006311731A (ja) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | 電子回路 |
| JP2007096036A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| JP4284345B2 (ja) * | 2006-08-30 | 2009-06-24 | 株式会社 日立ディスプレイズ | 電圧変換回路およびその電圧変換回路を備えた表示装置 |
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Cited By (5)
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| WO2016197523A1 (zh) * | 2015-06-10 | 2016-12-15 | 京东方科技集团股份有限公司 | 或非门电路、移位寄存器、阵列基板及显示装置 |
| CN104883181B (zh) * | 2015-06-10 | 2018-03-16 | 京东方科技集团股份有限公司 | 或非门电路、移位寄存器、阵列基板及显示装置 |
| US10027329B2 (en) | 2015-06-10 | 2018-07-17 | Boe Technology Group Co., Ltd. | NOR gate circuit, shift register, array substrate and display apparatus |
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