CN101196867A - 用于连接串口或通用串行总线架构接口装置 - Google Patents

Abstract

本发明公开了一种用于连接串口或通用串行总线架构接口装置，该装置识别并能将通用串行总线架构连接到串口、通用串行总线架构接口的两线通信端口装置。本发明为串口、USB通用串行总线自动识别两线通信端口的装置，通过对输入信号的判断处理来兼容串口或USB通用串行总线，既可以与串口连接进行通信也可以与USB通用串行总线连接进行通信，从而增大了串口和USB通用串行总线这两种通信端口的使用灵活性。

Description

用于连接串口或通用串行总线架构接口装置

技术领域

本发明涉及一种用于连接串口或通用串行总线架构接口装置，该装置为识别并能连接到串口、通用串行总线架构接口的两线通信端口。

背景技术

串口(全双工的异步串行通信接口或I2C总线)在单片机应用系统中应用十分广泛也十分方便。

通用串行总线架构(USB)是一种计算机外围接口标准，具有即插即用、扩展方便等优点，已成为计算机必备的一个接口。在单片机应用系统中也得到广泛的应用，单片机应用系统可以操作大容量存储设备(U盘，移动硬盘等)，数码相机，数码摄相头，鼠标，键盘等等。

全双工的异步串行通信接口的发送端只用于发送通信数据，接收端只用于接收通信数据，空闲时发送端和接收端都为高电平状态。I2C总线中SDA和SCL都是双向线路，I2C总线空闲时，这两条线路也都为高电平状态。USB通用串行总线的D+/D-可同时支持同步传输和异步传输两种传输方式，D+/D-不存在同时为高电平状态的情况。串口不能连接到USB通用串行总线上，USB通用串行总线也不能连接到串口上。

本发明为串口/USB通用串行总线自动识别两线通信端口的装置，兼容串口和USB通用串行总线，USB既可以与串口连接进行通信也可以与USB通用串行总线连接进行通信，从而增大了串口和USB通用串行总线这两种通信端口的使用灵活性。

发明内容

技术问题：本发明的目的是提供一种识别并能将通用串行总线架构连接到串口、通用串行总线架构接口的两线通信端口装置。该装置用于解决USB既可以与串口连接进行通信也可以与USB通用串行总线连接进行通信，以增大串口和USB通用串行总线这两种通信端口使用的灵活性和兼容性。

技术方案：本发明公开了一种用于连接串口或USB总线接口装置，该装置包括接口识别模块，串口收发器模块，通用串行总线架构收发器模块，第一导线D-、第二导线D+、电源线LV、地源线LG的一端分别接通用串行总线架构收发器模块端口，其中第一导线D-、第二导线D+、电源线LV、地源线LG的另一端分别接外部通信端口，P沟道场效应管漏极接电阻R1负端，电阻R1正端接第二导线D+。

接口识别模块包含下拉电阻R2正端接第一导线D-，下拉电阻R2负端接第一N沟道场效应管漏极，下拉电阻R3正端接第二导线D+，下拉电阻R3负端接第二N沟道场效应管漏极，第一、二沟道场效应管栅极接逻辑与门G4输出端，逻辑与门G4输入端一接三态跟随器控制端，逻辑与门G4输入端二接P沟道场效应管栅极，三态跟随器输出端接第一导线D-，三态跟随器输入端接串口收发器模块发送端，串口收发器模块接收端接第二导线D+，逻辑与门G5输入端一接第一导线D-，逻辑与门G5输入端二接第二导线D+，逻辑与门G5输出端接控制逻辑模块输入端一，定时模块输出端接控制逻辑模块输入端二，系统复位模块输出端接控制逻辑模块输入端三，控制逻辑模块输出端一接三态跟随器控制端，控制逻辑模块输出端二接P沟道场效应管栅极，P沟道场效应管漏极接电阻R1负端，电阻R1正端接第二导线D+，逻辑非门G6输出端接通用串行总线架构收发器模块使能端，逻辑非门G6输入端接控制逻辑模块输出端二。

上述的控制逻辑模块由逻辑非门G3、第一D触发器G7、第二D触发器G8组成，逻辑非门G3的输入端为控制逻辑模块输入端一，第一D触发器G7的输入端为控制逻辑模块输入端二，第二D触发器G8的输入端为控制逻辑模块输入端三，第一D触发器G7的输出端为控制逻辑模块输出端一，第二D触发器G8的输出端为控制逻辑模块输出端二；定时模块由逻辑非门G1、电容C1、电阻R4组成，逻辑非门G1输出端为定时模块输出端；系统复位模块由逻辑非门G2、电容C2、电阻R5组成，逻辑非门G2输出端为系统复位模块输出端。所述各模块元器件利用导线来连接。下拉电阻R2、R3阻值相同且阻值大于两倍外接串口上拉电阻阻值和两倍驱动电阻阻值。电容C1与电阻R4的乘积值时间常数大于电容C2与电阻R5的乘积值时间常数。

其中定时模块、系统复位模块可以用另一种方法来实现，定时模块由逻辑非门G1、电容C1、电阻R4、第三D触发器G9、第一四位计数器G11、第一时钟组成，第三D触发器G9输出端为定时模块输出端；系统复位模块由逻辑非门G2、电容C2、电阻R5、第四D触发器G10、第二四位计数器G12、第二时钟组成，第四D触发器G10输出端为系统复位模块输出端。

该装置的操作方法包括如下步骤：启动电源复位，关闭通用串行总线架构总线收发器模块和串口收发器模块，启动定时模块控制延时时间后，判断第一导线D-、第二导线D+上的逻辑信号状态，若第一导线D-、第二导线D+上逻辑信号状态均为高电平信号，开启串口收发器模块连接，否则开启通用串行总线架构收发器模块连接。

利用单片机来实现定时模块、系统复位模块的功能：

定时模块操作方法包括如下步骤：声明一位定时模块输出信号变量，定义定时模块的延时时间变量并声明该变量为无符号十六位变量，设定初始输出信号为低电平，对定时模块延时时间变量设置延时时间数值量，延时时间数值量循环递减到零时输出信号为高电平。

系统复位模块操作方法包括如下步骤：声明一位系统复位模块输出信号变量，定义系统复位模块的延时时间变量并声明该变量为无符号十六位变量，设定初始输出信号为低电平，对系统复位模块延时时间变量设置延时时间数值量且小于定时模块的延时时间数值量，延时时间数值量循环递减到零时输出信号为高电平。

第一NMOS和第二NMOS作为开关管，用于启用或者停止电阻R2和R3，PMOS为USB开关管，用于启用或者停止电阻R1，当第一NMOS和第二NMOS处于开启状态，开关闭合到开关连通，PMOS处于截止状态，开关打开到开关断开，控制逻辑模块的复位端口上的信号变为高电平复位完成，等状态稳定，定时模块输出一个低电平到高电平的跳变，控制逻辑模块锁存逻辑与门G5的输出端口上的逻辑信号状态并输出相应的控制信号组合。

当外部端口接入时，控制逻辑模块的复位端口收到一个低电平信号，控制逻辑模块的输出端口逻辑信号状态为高电平信号，串口收发器模块的发送端为高阻状态，串口收发器模块和USB收发器模块处于关闭模式，第一NMOS和第二NMOS处于开启状态，PMOS处于截止状态，延时一段时间，控制逻辑模块的复位端口上的信号变为高电平，再延时一段时间定时模块输出一个低电平到高电平的跳变，控制逻辑模块锁存逻辑与门G5的输出端口上的逻辑信号状态并输出相应的控制信号组合。

若接口与串口相连接，此时第一导线，第二导线为电平为H/H，逻辑与门G5输出端口上的逻辑信号状态为高电平，控制逻辑模块的与三态跟随器使能端相连的输出端口为低电平，三态跟随器使能，串口收发器发送端接入电路D-，控制逻辑模块的与G6输入端相连的输出端口为高电平，USB收发器模块关闭，此时电路转入串口传输状态。

若接口与USB通用串行总线连接，此时第一导线，第二导线为电平为H/L，或L/L，逻辑与门G5输出端口上的逻辑信号状态为低电平，控制逻辑模块的与三态跟随器使能端相连的输出端口为高电平，三态跟随器关闭，串口收发器发送端呈高阻态，控制逻辑模块的与G6输入端相连的输出端口为低电平，USB收发器模块使能，此时电路转入USB通用串行总线传输状态。

由USB收发器模块，串口收发器模块和接口识别模块组成。接口识别模块由四部分组成，分别为逻辑与门G5，控制逻辑模块，定时模块及系统复位模块。USB收发器模块，逻辑与门G5和串口收发器模块同时与该装置的两线通信端口连接。逻辑与门G5，定时模块和系统复位模块的输出端口与控制逻辑模块连接。控制逻辑模块的输出端口的逻辑信号状态决定USB收发器模块和串口收发器模块的工作模式，分别为USB收发器模块关闭串口收发器模块关闭模式，USB收发器模块开启串口收发器模块关闭模式以及USB收发器模块关闭串口收发器模块开启模式。

本发明的基本思想是基于USB通用串行总线结构中D+/D-不存在H/H高电平这个逻辑信号状态，所以一旦接口识别模块检测到该装置的两线通信端口上的逻辑信号状态为H/H，则可断定有异样情况发生，然后利用逻辑信号状态H/H进行一系列的操作。操作步骤是启动电源复位，关闭USB收发器模块和串口收发器模块，延时一定时间，保持该装置复位初始化状态，撤消复位信号；待延时一定的时间后，此时间由定时模块控制，判断该装置的两线通信端口上的逻辑信号状态，如果D+/D-逻辑信号状态为H/H，则进入开启串口收发器模块。如果D+/D-逻辑状态为H/L，L/H或者L/L低电平，则进入开启USB收发器模块。

串口/USB通用串行总线自动识别装置只有一个两线通信端口，用于与串口为全双工的异步串行通信接口、I2C总线或USB通用串行总线连接，如果两线通信端口悬空，默认为连接USB通用串行总线。该装置的两线通信端口同时与该装置内部的一个串口收发器模块，一个USB收发器模块和一个接口识别模块连接。接口识别模块由逻辑与门G5，控制逻辑模块，定时模块和系统复位模块组成。逻辑与门G5对该装置的两线通信端口上的逻辑信号进行判断逻辑运算，准确判断出该装置的两线通信端口上连接的是串口还是USB通用串行总线，控制逻辑模块依据逻辑与门G5的判断结果来启用串口收发器模块和USB收发器模块之一来进行对应的数据通信。

有益效果：本发明提出了一种用于连接串口或通用串行总线架构接口装置，涉及一种识别并能将通用串行总线架构连接到串口、通用串行总线架构接口的两线通信端口装置。通过对输入的电平信号的判断处理，从而实现USB既可以与串口连接进行通信也可以与USB通用串行总线连接进行通信，增强了串口和USB通用串行总线这两种通信端口的使用灵活性和兼容性。这样可以进一步推广USB使用，不同厂家所生产的设备可以在一个开放的体系下广泛的使用。同时也为系统生产商和外设开发商提供了足够的空间来创造多功能的产品和开发广阔的市场并不必使用陈旧的接口害怕失去兼容性。

附图说明

图1为本发明总的流程图。

图2为本发明的整体框图。其中有：第一导线D-、第二导线D+、电源线LV、地源线LG、接口识别模块1、串口收发器模块2、USB收发器模块3、外部通信端口4、控制逻辑模块11、定时模块12、系统复位模块13、电阻R1、电阻R2、电阻R3、三态跟随器14、第一N沟道场效应管15、第二N沟道场效应管16、P沟道场效应管17、逻辑与门G4、逻辑与门G5、逻辑非门G6。

图3为本发明系统复位模块图。其中有：逻辑非门G2、电容C2、电阻R5。

图4为本发明定时模块图。其中有：逻辑非门G1、电容C1、电阻R4。

图5为本发明控制逻辑模块图。其中有：逻辑非门G3、逻辑非门G13、逻辑非门G14、逻辑非门G15、第一D触发器G7、第二D触发器G8。

图6为本发明另一定时模块实施例。其中有：逻辑非门G1、电容C1、电阻R4、第三D触发器G9、第一四位计数器G11、第一时钟18。

图7为本发明另一系统复位模块实施例。其中有：逻辑非门G2、电容C2、电阻R5、第四D触发器G10、第二四位计数器G12、第二时钟19。

具体实施方式

下面是本发明的具体实施例来进一步描述：

本发明的基本思想是基于USB通用串行总线结构中D+/D-不存在H/H高电平这个逻辑信号状态，所以一旦接口识别模块检测到该装置的两线通信端口上的逻辑信号状态为H/H，则可断定有异样情况发生，然后利用逻辑信号状态H/H进行一系列的操作。

通过图1可知本发明由外部通信端口经接口识别模块的判断处理来与USB收发器模块或串口收发器模块进行连接和通信。

由图2可知该装置包括串口收发器模块2，通用串行总线架构收发器模块3，外部通信端口4，接口识别模块1，第一导线D-、第二导线D+、电源线LV、地源线LG的一端分别接通用串行总线架构收发器模块3端口，第一导线D-、第二导线D+、电源线LV、地源线LG的另一端分别接外部通信端口4，串口收发器模块2接收端22接第二导线D+。

接口识别模块1包含下拉电阻R2正端接第一导线D-，下拉电阻R2负端接第一N沟道场效应管15漏极，下拉电阻R3正端接第二导线D+，下拉电阻R3负端接第二N沟道场效应管16漏极，第一、二N沟道场效应管栅极接逻辑与门G4输出端149，逻辑与门G4输入端一148接三态跟随器14控制端140，逻辑与门G4输入端二147接P沟道场效应管17栅极，三态跟随器14输出端142接第一导线D-，三态跟随器14输入端141接串口收发器模块2发送端21，逻辑与门G5输入端一158接第一导线D-，逻辑与门G5输入端二159接第二导线D+，逻辑与门G5输出端157接控制逻辑模块11输入端一111，定时模块12输出端121接控制逻辑模块11输入端二112，系统复位模块13输出端131接控制逻辑模块11输入端三113，控制逻辑模块11输出端一114接三态跟随器14控制端140，控制逻辑模块11输出端二115接P沟道场效应管17栅极，P沟道场效应管17漏极接电阻R1负端，电阻R1正端接第二导线D+，电阻R1为1.5K欧姆，逻辑非门G6输出端161接通用串行总线架构收发器模块3使能端31，逻辑非门G6输入端162接控制逻辑模块11输出端二115。

控制逻辑模块11由逻辑非门G3、逻辑非门G13、逻辑非门G14、逻辑非门G15、第一D触发器G7、第二D触发器G8组成，第一D触发器G7的数据输入端、逻辑非门G3的输入端为控制逻辑模块11输入端一111，逻辑非门G3的输出端接第二D触发器G8的数据输入端，第一、二D触发器的时钟输入端为控制逻辑模块11输入端二112，逻辑非门G13的输入端为控制逻辑模块11输入端三113，第一、二D触发器的复位输入端接逻辑非门G13的输出端，逻辑非门G15的输出端为控制逻辑模块11输出端一114，逻辑非门G14的输出端为控制逻辑模块11输出端二115。

上述装置的操作方法包括如下步骤：启动电源复位，关闭通用串行总线架构总线收发器模块3和串口收发器模块2，启动定时模块12控制延时时间后，判断第一导线D-、第二导线D+上的逻辑信号状态，若第一导线D-、第二导线D+上逻辑信号状态均为高电平信号，开启串口收发器模块2连接，否则开启通用串行总线架构收发器模块3连接。

实施例1

上述装置中的定时模块12由逻辑非门G1、电容C1、电阻R4组成，在图4中逻辑非门G1输出端为定时模块12输出端121用于时钟信号输出，电阻R4为200K欧姆负端接地，电容C1为0.1法拉正端接+5V电源，电阻R4正端、电容C1负端接逻辑非门G1输入端；系统复位模块13由逻辑非门G2、电容C2、电阻R5组成，在图3中逻辑非门G2输出端为系统复位模块13输出端131用于复位信号输入，电阻R5为200K欧姆负端接地，电容C1为0.1法拉正端接+5V电源，电阻R5正端、电容C1负端接逻辑非门G2输入端。下拉电阻R2、R3阻值相同且阻值大于两倍外接串口上拉电阻阻值和两倍驱动电阻阻值，电阻R2和电阻R3为1M欧姆。电容C1与电阻R4的乘积值时间常数大于电容C2与电阻R5的乘积值时间常数。

控制逻辑模块的输出端口的逻辑信号状态决定USB收发器模块和串口收发器模块的工作模式，分别为USB收发器模块关闭串口收发器模块关闭模式，USB收发器模块开启串口收发器模块关闭模式以及USB收发器模块关闭串口收发器模块开启模式。

逻辑与门G5采用74HC08芯片，IN0和IN1的信号同时为高电平时，DIN输出高电平，IN0和IN1的信号为其他电平组合时，DIN输出低电平。定时模块和系统复位模块的构成是一样的，输出的CLK和CLR为阶跃信号，起始时间为低电平，一段时间后一直维持为高电平不变，G1和G2为逻辑非门采用74HC04芯片，控制逻辑模块由D触发器G7和G8组成采用74HC74芯片，G3为逻辑非门采用74HC04芯片，～CLR信号为低电平时，Q0和Q1输出为高电平，～CLR信号为高电平时，CLK信号由低电平向高电平变化时，D0信号被锁存到Q0上，D1信号被锁存到Q1上。串口收发器模块为全双工的异步串行通信接口收发器模块，三态的跟随器14控制端口为低电平有效，第一NMOS和第二NMOS为弱下拉。逻辑与门G4的输出端口的逻辑信号控制第一NMOS和第二NMOS的工作状态。控制逻辑模块11的输出端口115的逻辑信号用来控制PMOS的工作状态PMOS为弱上拉，控制USB收发器模块的工作模式。

实施例2

上述装置中的定时模块12如图6中由逻辑非门G1采用74HC04芯片，0.2uF的电容C1负端接地，200K欧姆的电阻R4正端接+5V电源，电容C1正端、电阻R4负端接逻辑非门G1输入端，第三D触发器G9、第一四位计数器G11的复位端接逻辑非门G1输出端，第三D触发器G9采用74HC74芯片，第一四位计数器G11采用74HC161芯片，第一时钟18接第一四位计数器G11的时钟输入端，第一时钟18频率为32KHZ，第一四位计数器G11的输出端Carry out接第三D触发器G9的时钟输入端，第三D触发器G9输出端为定时模块12输出端121。

图7系统复位模块13由逻辑非门G2采用74HC04芯片，0.1uF电容C2负端接地，80K欧姆电阻R5正端接+5V电源，电容C2正端、电阻R5负端接逻辑非门G2输入端，第四D触发器G10、第二四位计数器G12的复位端接逻辑非门G2输出端，第四D触发器G10采用74HC74芯片，第二四位计数器G12采用74HC161芯片，第二时钟18接第二四位计数器G12的时钟输入端，第二四位计数器G11的输出端B4接第四D触发器G10的时钟输入端，第二时钟19频率为32KHZ，第四D触发器G10输出端为系统复位模块13输出端131。

下拉电阻R2、R3阻值相同且阻值大于两倍外接串口上拉电阻阻值和两倍驱动电阻阻值，电阻R2和电阻R3为1M欧姆。逻辑与门G5采用74HC08芯片，IN0和IN1的信号同时为高电平时，DIN输出高电平，IN0和IN1的信号为其他电平组合时，DIN输出低电平。定时模块和系统复位模块的构成是一样的，输出的CLK和CLR为阶跃信号，起始时间为低电平，一段时间后一直维持为高电平不变，G1和G2为逻辑非门采用74HC04芯片，控制逻辑模块由D触发器G7和G8组成采用74HC74芯片，G3为逻辑非门采用74HC04芯片，～CLR信号为低电平时，Q0和Q1输出为高电平，～CLR信号为高电平时，CLK信号由低电平向高电平变化时，D0信号被锁存到Q0上，D1信号被锁存到Q1上。

实施例3

利用单片机8051，采用KEILC编译器编译C语言程序来实现定时模块12、系统复位模块13功能：

定时模块12操作方法包括如下步骤：声明一位定时模块12输出信号变量，定义定时模块12的延时时间变量并声明该变量为无符号十六位变量，设定初始输出信号为低电平，对定时模块12延时时间变量设置延时时间数值量为5000，延时时间数值量循环递减到零时输出信号为高电平。

系统复位模块13操作方法包括如下步骤：声明一位系统复位模块13输出信号变量，定义系统复位模块13的延时时间变量并声明该变量为无符号十六位变量，设定初始输出信号为低电平，对系统复位模块13延时时间变量设置延时时间数值量为4000，延时时间数值量循环递减到零时输出信号为高电平。

串口收发器模块为全双工的异步串行通信接口收发器模块，三态的跟随器14控制端口为低电平有效，电阻R2和电阻R3为1MΩ，第一NMOS和第二NMOS为弱下拉。逻辑与门G4的输出端口的逻辑信号控制第一NMOS和第二NMOS的工作状态。电阻R1为1.5KΩ，控制逻辑模块11的输出端口115的逻辑信号用来控制PMOS的工作状态PMOS为弱上拉，控制USB收发器模块的工作模式。

该装置自动识别串口/USB通用串行总线的方法如下所述：该装置在刚上电的时侯，控制逻辑模块11的复位端口收到一个低电平信号，控制逻辑模块11的输出端口114和输出端口115的逻辑信号状态都为H，串口收发器模块2的发送端21为高阻状态，串口收发器模块2和USB收发器模块3处于串口收发器模块关闭USB收发器模块关闭模式，第一NMOS和第二NMOS处于开启状态开关闭合，PMOS处于截止状态开关打开。一段时间过后，控制逻辑模块11的复位端口上的信号变为高电平，又一段时间过后，定时模块12输出一个低电平到高电平的跳变，控制逻辑模块11锁存逻辑与门G5输出端口157上的逻辑信号状态并输出相应的控制信号组合。该装置的两线通信端口已经与串口或USB通用串行总线连接，如果逻辑与门G5输出端口157上的逻辑信号状态为L低电平时，表示该装置的两线通信端口上连接的是USB通用串行总线，接着控制逻辑模块11的输出端口115的逻辑信号状态为L，控制逻辑模块11的输出端口114的逻辑信号状态为H，逻辑非门G6输出高电平输出允许信号有效，串口收发器模块2和USB收发器模块3处于串口收发器模块关闭USB收发器模块开启模式。如果逻辑与门G5输出端口157上的逻辑信号状态为H时，表示该装置的两线通信端口上连接的是全双工的异步串行通信接口，接着控制逻辑模块11的输出端口115的逻辑信号状态为H，控制逻辑模块11的输出端口114上的逻辑信号状态为L，非门G6输出低电平输出允许信号无效，串口收发器模块2和USB收发器模块3处于串口收发器模块开启USB收发器模块关闭模式，PMOS处于截止状态，第一NMOS和第二NMOS处于截止状态。另一种情况为该装置的两线通信端口处于悬浮状态，逻辑与门G5输出端口157上的逻辑信号状态为L，控制逻辑模块11的输出端口115的逻辑信号状态为L，控制逻辑模块11的输出端口115的逻辑信号状态为H，逻辑非门G6输出高电平输出允许信号有效，串口收发器模块2和USB收发器模块3处于串口收发器模块关闭USB收发器模块开启模式USB收发器模块3工作于USB主机收发器模式，等待与连接上来的USB设备进行通信，PMOS处于开启状态全速模式，第一NMOS和第二NMOS处于截止状态。

Claims (8)

1.一种用于连接串口或通用串行总线架构总线接口装置，该装置包括串口收发器模块(2)，通用串行总线架构收发器模块(3)，外部通信端口(4)，其特征在于接口识别模块(1)，第一导线D-、第二导线D+、电源线LV、地源线LG的一端分别接通用串行总线架构收发器模块(3)端口，所述第一导线D-、第二导线D+、电源线LV、地源线LG的另一端分别接外部通信端口(4)，串口收发器模块(2)接收端(22)接第二导线D+；

所述接口识别模块(1)包含下拉电阻R2正端接第一导线D-，下拉电阻R2负端接第一N沟道场效应管(15)漏极，下拉电阻R3正端接第二导线D+，下拉电阻R3负端接第二N沟道场效应管(16)漏极，第一、二N沟道场效应管栅极接逻辑与门G4输出端(149)，逻辑与门G4输入端一(148)接三态跟随器(14)控制端(140)，逻辑与门G4输入端二(147)接P沟道场效应管(17)栅极，三态跟随器(14)输出端(142)接第一导线D-，三态跟随器(14)输入端(141)接串口收发器模块(2)发送端(21)，逻辑与门G5输入端一(158)接第一导线D-，逻辑与门G5输入端二(159)接第二导线D+，逻辑与门G5输出端(157)接控制逻辑模块(11)输入端一(111)，定时模块(12)输出端(121)接控制逻辑模块(11)输入端二(112)，系统复位模块(13)输出端(131)接控制逻辑模块(11)输入端三(113)，控制逻辑模块(11)输出端一(114)接三态跟随器(14)控制端(140)，控制逻辑模块(11)输出端二(115)接P沟道场效应管(17)栅极，P沟道场效应管(17)漏极接电阻R1负端，电阻R1正端接第二导线D+，逻辑非门G6输出端(161)接通用串行总线架构收发器模块(3)使能端(31)，逻辑非门G6输入端(162)接控制逻辑模块(11)输出端二(115)。

2.如权利要求1所述的用于连接串口或通用串行总线架构总线接口装置，其特征在于控制逻辑模块(11)由逻辑非门G3、逻辑非门G13、逻辑非门G14、逻辑非门G15、第一D触发器G7、第二D触发器G8组成，第一D触发器G7的数据输入端、逻辑非门G3的输入端为控制逻辑模块(11)输入端一(111)，逻辑非门G3的输出端接第二D触发器G8的数据输入端，第一、二D触发器的时钟输入端为控制逻辑模块(11)输入端二(112)，逻辑非门G13的输入端为控制逻辑模块(11)输入端三(113)，第一、二D触发器的复位输入端接逻辑非门G13的输出端，逻辑非门G15的输出端为控制逻辑模块(11)输出端一(114)，逻辑非门G14的输出端为控制逻辑模块(11)输出端二(115)；定时模块(12)由逻辑非门G1、电容C1、电阻R4组成，逻辑非门G1输出端为定时模块(12)输出端(121)；系统复位模块(13)由逻辑非门G2、电容C2、电阻R5组成，逻辑非门G2输出端为系统复位模块(13)输出端(131)。

3.如权利要求1所述的用于连接串口或通用串行总线架构总线接口装置，其特征在于定时模块(12)由逻辑非门G1、电容C1、电阻R4、第三D触发器G9、第一四位计数器G11、第一时钟(18)组成，第三D触发器G9输出端为定时模块(12)输出端(121)；系统复位模块(13)由逻辑非门G2、电容C2、电阻R5、第四D触发器G10、第二四位计数器G12、第二时钟(19)组成，第四D触发器G10输出端为系统复位模块(13)输出端(131)。

4.如权利要求1所述的用于连接串口或通用串行总线架构总线接口装置，其特征在于下拉电阻R2、R3阻值相同且阻值大于两倍外接串口上拉电阻阻值和两倍驱动电阻阻值。

5.如权利要求2所述的用于连接串口或通用串行总线架构总线接口装置，其特征在于电容C1与电阻R4的乘积值时间常数大于电容C2与电阻R5的乘积值时间常数。

6.一种如权利要求1所述的用于连接串口或通用串行总线架构总线接口装置的操作方法，其特征在于该方法包括如下步骤：

启动系统复位模块(13)，关闭通用串行总线架构总线收发器模块(3)和串口收发器模块(2)，启动定时模块(12)控制延时时间后，判断第一导线D-、第二导线D+上的逻辑信号状态，若第一导线D-、第二导线D+上逻辑信号状态均为高电平信号，开启串口收发器模块(2)连接，否则开启通用串行总线架构收发器模块(3)连接。

7.如权利要求6所述的用于连接串口或通用串行总线架构总线接口装置的定时模块(12)操作方法，其特征在于该方法包括如下步骤：

声明一位定时模块(12)输出信号变量，定义定时模块(12)的延时时间变量并声明该变量为无符号十六位变量，设定初始输出信号为低电平，对定时模块(12)延时时间变量设置延时时间数值量，延时时间数值量循环递减到零时输出信号为高电平。

8.如权利要求6所述的用于连接串口或通用串行总线架构总线接口装置的系统复位模块(13)操作方法，其特征在于该方法包括如下步骤：

声明一位系统复位模块(13)输出信号变量，定义系统复位模块(13)的延时时间变量并声明该变量为无符号十六位变量，设定初始输出信号为低电平，对系统复位模块(13)延时时间变量设置延时时间数值量且小于定时模块(12)的延时时间数值量，延时时间数值量循环递减到零时输出信号为高电平。

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