CN101154583A - 半导体器件图案的形成方法 - Google Patents
半导体器件图案的形成方法 Download PDFInfo
- Publication number
- CN101154583A CN101154583A CN200710003909.2A CN200710003909A CN101154583A CN 101154583 A CN101154583 A CN 101154583A CN 200710003909 A CN200710003909 A CN 200710003909A CN 101154583 A CN101154583 A CN 101154583A
- Authority
- CN
- China
- Prior art keywords
- pattern
- coating
- mask layer
- photoresist film
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 103
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000011248 coating agent Substances 0.000 claims description 39
- 238000000576 coating method Methods 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000007739 conversion coating Methods 0.000 claims description 17
- -1 dimethylamine dimethylsilane (bisdimethyl aminodimethylsilane) Chemical compound 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 14
- 239000003153 chemical reaction reagent Substances 0.000 claims description 10
- 230000000717 retained effect Effects 0.000 claims description 9
- ROSDSFDQCJNGOL-UHFFFAOYSA-N Dimethylamine Chemical compound CNC ROSDSFDQCJNGOL-UHFFFAOYSA-N 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- GJWAPAVRQYYSTK-UHFFFAOYSA-N [(dimethyl-$l^{3}-silanyl)amino]-dimethylsilicon Chemical compound C[Si](C)N[Si](C)C GJWAPAVRQYYSTK-UHFFFAOYSA-N 0.000 claims description 5
- MKHOZUWQLIGKML-UHFFFAOYSA-N C[SiH3].CNC Chemical class C[SiH3].CNC MKHOZUWQLIGKML-UHFFFAOYSA-N 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- 125000002147 dimethylamino group Chemical group [H]C([H])([H])N(*)C([H])([H])[H] 0.000 claims description 4
- 229910000077 silane Inorganic materials 0.000 claims description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims 4
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000002444 silanisation Methods 0.000 description 5
- NEXSMEBSBIABKL-UHFFFAOYSA-N hexamethyldisilane Chemical compound C[Si](C)(C)[Si](C)(C)C NEXSMEBSBIABKL-UHFFFAOYSA-N 0.000 description 4
- 238000007687 exposure technique Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- VVQNEPGJFQJSBK-UHFFFAOYSA-N Methyl methacrylate Chemical compound COC(=O)C(C)=C VVQNEPGJFQJSBK-UHFFFAOYSA-N 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 210000001951 dura mater Anatomy 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 150000003457 sulfones Chemical class 0.000 description 1
- VIPCDVWYAADTGR-UHFFFAOYSA-N trimethyl(methylsilyl)silane Chemical compound C[SiH2][Si](C)(C)C VIPCDVWYAADTGR-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明提供了一种形成半导体器件图案的方法，包括在半导体衬底上形成硬掩模层，并在硬掩模层上形成光致抗蚀剂膜图案。光致抗蚀剂膜图案的外部被转化为具有第一垂直壁、第二垂直壁和水平壁的氧化物层，其中光致抗蚀剂膜图案的内部则被包围在转变的氧化物层内。至少一部分水平壁被去除以暴露保留在转化的氧化物层内的光致抗蚀剂膜图案，从而形成分别相应于氧化物层的第一和第二垂直壁的第一和第二氧化物图案。利用第一和第二氧化物图案作为蚀刻掩模构图硬掩模层。利用构图的硬掩模层蚀刻半导体衬底。
Description
技术领域
本发明是关于一种形成半导体器件的掩模图案的形成方法，特别是形成微型图案的方法。
背景技术
通常，半导体器件例如闪存包括数千个微型图案。这些微型图案利用光刻工艺形成。为了使用光刻工艺形成微型图案，首先将光致抗蚀剂涂覆于有待构图的目标膜上。然后利用掩模进行普通的曝光工艺以改变曝光后的光致抗蚀剂膜的溶解性。进行显影工艺以去除溶解性已经改变或没有改变的部分，由此形成光致抗蚀剂膜图案。进行利用光致抗蚀剂膜图案作为蚀刻掩模的蚀刻工艺，以去除目标膜的曝光部分。剥离光致抗蚀剂膜图案以形成目标膜图案。
在光刻工艺中，两个关键点是分辨率和聚焦深度(DOF)。对于曝光设备的分辨率，光源波长越短和孔径设定越大(即越小的开口)，可以获得更高的分辨率。因此，可以在晶片上形成更多数目的微型图案。然而，曝光设备的光源波长和孔径设定是有限度的，而器件集成水平在不断增加。已经提出通过使用几种方法提高分辨率的分辨率增强技术(RET)。RET包括双重曝光技术(DET)，通过硅烷化(TIPS)的上表面成像技术(TIPS)等。
双重曝光技术是将曝光和蚀刻过程均进行两次。双重曝光技术的优点是可以形成相对微型的图案，但是缺点是重叠边缘弱化，且难以均匀控制图案间的临界尺寸。
通过硅烷化的上表面成像工艺(TIPS)是进行浅曝光以使扩散反应在曝光区域和非曝光区域选择性进行以形成潜影的工艺，并能够使硅烷化区域作为掩模且非硅烷化区域被显影。TIPS与一般的抗蚀剂构图工艺相比，优点在于它比高分辨率中的单膜抗蚀剂具有更宽的聚焦深度，但是缺点是在下一代更小的微型图案中应用受限。
发明内容
本发明的实施方式提出用以下方法形成微型图案，首先，光致抗蚀剂膜图案的侧面和上表面被硅烷化，去除光致抗蚀剂膜图案的上表面和其中心未被硅烷化的部分，这样光致抗蚀剂膜图案变成了新的图案。这类似于建筑一个实心的壁，然后掏空其中心，形成两个平行的壁。
根据本发明的实施方式形成半导体器件图案的方法包括以下步骤：在半导体衬底上形成硬掩模；在硬掩模上形成光致抗蚀剂膜图案；将光致抗蚀剂膜图案的顶部及侧表面转化为氧化物层；去除光致抗蚀剂图案上的氧化物层，因此暴露光致抗蚀剂膜图案中的光致抗蚀剂膜；去除暴露的光致抗蚀剂膜，以形成氧化物层图案；并利用氧化物层图案作为蚀刻掩模蚀刻硬掩模。
根据本发明的另一实施方式形成半导体器件的图案的方法包括以下步骤：在半导体衬底上形成硬掩模，其中分隔出单元区域和外围区域；在硬掩模上形成光致抗蚀剂膜图案；将光致抗蚀剂膜图案的上表面和侧面转化为氧化物层；切割外围区域的氧化物层；去除光致抗蚀剂膜图案上的氧化物层，因此暴露出光致抗蚀剂膜图案中的光致抗蚀剂膜；去除暴露的光致抗蚀剂膜以形成氧化物层图案；用氧化物层图案作为蚀刻掩模蚀刻硬掩模。
形成氧化物层的步骤可以包含：在光致抗蚀剂膜图案上涂覆硅烷化试剂，并进行曝光或烘烤工艺，或者同时进行曝光和烘烤工艺，由此使光致抗蚀剂膜图案的上表面和侧面变为氧化物层。
氧化物层可以由SiO2制成。
每个光致抗蚀剂膜图案的宽度可以是每个氧化物层图案宽度的两倍。
光致抗蚀剂膜图案的表面被改变为氧化物层的厚度在每个氧化物层图案中相同。
硅烷化试剂可以由下列组中的一种形成，该组包括：六甲基二硅烷(HMDS)，四甲基二硅烷(TMDS)，双二甲胺甲基硅烷(BDMAMS)，双二甲胺二甲基硅烷(bisdimethyl amino dimethylsilane)，二甲基硅烷二甲胺(dimethylsilyl dimethylamine)，二甲基硅烷二乙胺(dimethylsilyl diethylamine)，三甲基硅烷二乙胺(trimethylsilyl diethylamine)，和二甲胺五甲基硅烷(dimethylamino pentamethylsilane)。
根据本发明的另一实施方式的半导体器件图案的形成方法包含以下步骤：提供半导体衬底，其中形成待构图的目标物；在目标物上形成光致抗蚀剂膜图案，每个图案具有的间距比待构图的目标物的间距大，将光致抗蚀剂膜图案的所有表面转化成氧化物层，去除形成在光致抗蚀剂膜图案上的氧化物层，由此暴露出光致抗蚀剂膜图案中的光致抗蚀剂膜；去除暴露的光致抗蚀剂膜以形成氧化物层图案，每个氧化物层图案的间距都小于每个光致抗蚀剂膜图案的间距；用氧化物层图案作为掩模蚀刻目标物。
根据本发明的再一实施方式的半导体器件图案的形成方法包含以下步骤：在半导体衬底上形成将被蚀刻层；在将被蚀刻层上形成光致抗蚀剂膜图案；将光致抗蚀剂膜图案的表面转化成蚀刻选择性不同于将被蚀刻层的掩模层；去除光致抗蚀剂膜图案上部的掩模层，由此暴露出光致抗蚀剂膜图案中的光致抗蚀剂膜；去除暴露的光致抗蚀剂膜以形成掩模层图案；和用掩模层图案作为蚀刻掩模蚀刻将被蚀刻层。
在一个实施方式中，形成半导体器件图案的方法包括在半导体衬底上形成硬掩模层和在硬掩模层上形成光致抗蚀剂膜图案。光致抗蚀剂膜图案的外部被转化为具有第一垂直壁、第二垂直壁和水平壁的氧化物层，其中光致抗蚀剂膜图案的内部被包围在转化的氧化物层中。水平壁的至少一部分被去除，以暴露出保留在转化的氧化物层内部的光致抗蚀剂膜图案曝。除去暴露的光致抗蚀剂膜图案以形成分别相应于氧化物层的第一和第二垂直壁的第一和第二氧化物图案。利用第一和第二氧化物图案作为蚀刻掩模构图硬掩模层。使用构图的硬掩模层蚀刻半导体衬底。
在另一个实施方式中，形成半导体器件图案的方法包括在半导体衬底上形成硬掩模层和在硬掩模层上形成光致抗蚀剂图案。光致抗蚀剂图案的外部被转化为不同材料层的层，转化层具有一起包围光致抗蚀剂图案内部的第一、第二和第三部分，第一和第二部分垂直延伸，第三部分水平延伸；去除转化层的第三部分，以暴露保留在转化层中的光致抗蚀剂图案。去除暴露的光致抗蚀剂图案以获得分别对应于转化层的第一和第二部分的第一和第二图案。利用第一和第二图案构图硬掩模层。
在另一实施方式中，形成半导体器件图案的方法包括：提供具有目标层的半导体衬底；形成具有间距的光致抗蚀剂图案；将光致抗蚀剂图案的外部转化成氧化物层；去除部分氧化物层以暴露出保留在转化的氧化物层中的光致抗蚀剂图案；去除剩余的光致抗蚀剂图案以形成第一和第二图案，每个图案的间距都小于光致抗蚀剂图案的间距；用第一和第二图案作为蚀刻掩模蚀刻目标层。
在另一个实施方式中，在衬底上形成图案的方法包括：在半导体衬底上形成掩模层；在掩模层上形成第一图案，该第一图案为第一种材料；将第一图案的外表面转化为第二种材料层的层，该转化层具有一起包围第一种材料的第一图案的内部的第一、第二和第三部分，第一和第二部分垂直延伸，第三部分水平延伸；去除转化层的第三部分，以暴露出保留在转化层内的第一图案的内部；去除暴露的第一图案的内部以获得第二种材料的第二和第三图案。第二和第三图案分别对应于转化层的第一和第二部分。第一种材料包括光致抗蚀剂。第二种材料包含氧化物，其中第二和第三图案一起构成图案。
附图说明
图1A到7A是示出单元区域的截面图，其顺序显示了根据本发明的实施方式形成半导体器件图案的方法；
图1B至7B是示出外围区域连接的透视图，其顺序显示了根据本发明的实施方式形成半导体器件图案的方法。
具体实施方式
图1A到7A是示出单元区域的截面图，其顺序显示了根据本发明的实施方式形成半导体器件图案的方法。图1B至7B显示了外围区域连接的透视图，其顺序显示了根据本发明的实施方式形成半导体器件图案的方法。
参见图1A和1B，在单元区域和外围区域的半导体衬底10上分别形成硬掩模11。在硬膜11上分别形成光致抗蚀剂膜12。
硬掩模11可以使用聚乙烯(poly)(即甲基丙烯酸甲酯)，聚合物，酚醛清漆、砜聚合物等形成。
参见图2A和2B，使用掩模(未显示)在光致抗蚀剂膜12上进行蚀刻工艺从而形成光致抗蚀剂膜图案12a(见图1A和图1B)。该蚀刻工艺可以利用KrF，ArF，F2或者EUV光源。
假设光致抗蚀剂膜图案12a的宽度A和光致抗蚀剂膜图案12a的距离B之和为光致抗蚀剂膜图案12a的间距，光致抗蚀剂膜图案12a以这样的方式形成：光致抗蚀剂膜图案12a的间距是最终形成的间距的两倍。备选地，光致抗蚀剂膜图案12a的宽度A可以是光致抗蚀剂膜图案12a的距离B的3倍。但本发明范围并不限于上述限定，光致抗蚀剂膜图案12a的宽度A和光致抗蚀剂膜12a的距离B可以根据待形成的图案的最终尺寸的需要变化。
参见图3A和图3B，将含硅的硅烷化试剂涂覆于光致抗蚀剂膜图案12a(见图2A和2B)上，由此硅烷化光致抗蚀剂膜图案12a的侧面和上表面。在表面已被硅烷化的光致抗蚀剂膜图案12a上分步进行曝光和烘烤，或同时进行曝光和烘烤，从而使光致抗蚀剂膜图案12a的侧面和上表面转变为氧化物层13。氧化物层13可以是SiO2。同时作为未变化的光致抗蚀剂膜图案12a的剩余部分，光致抗蚀剂膜12b保留在氧化物层13的中心。
形成的氧化物层13的厚度可以通过调节曝光或烘烤工艺的温度和时间来改变。选择氧化物层13的厚度C和目标图案的厚度相同。或者，氧化物层13的厚度C和氧化物层13的距离B相同。
硅烷化试剂可以是液态或气态，可以含有3-70％的硅。硅烷化试剂可以以下一种：六甲基二硅胺烷(HMDS)，四甲基二硅胺烷(TMDS)，双二甲胺甲基硅烷(BDMAMS)，双二甲胺二甲基硅烷(bisdimethyl aminodimethylsilane)，二甲基硅烷二甲胺(dimethylsilyl dimethylamine)，二甲基硅烷二乙胺(dimethylsilyl diethylamine)，三甲基硅烷二乙胺(trimethylsilyldiethylamine)和二甲胺五甲基硅烷(dimethyl amino pentamethylsilane)。
参见图4A和4B，光致抗蚀剂14形成于硬掩模11的整个表面。形成蚀刻孔15从而暴露出形成在外围区域的半导体衬底10中的氧化物层13的给定区域。通过蚀刻孔15进行曝光和显影工艺，从而切割氧化物层13的给定区域。由此在后续工艺中形成的外围区域的各个连接可以彼此分开。
参见图5A和5B，除去光致抗蚀剂14(见图4A和4B)。氧化物层13的上表面(见图4A和4B)通过各向异性蚀刻法除去，以仅暴露剩余的光致抗蚀剂膜12b(见图4A和4B)。各向异性蚀刻可以是干蚀刻。剩下的光致抗蚀剂膜图案12b通过已知技术去除，从而形成氧化物层图案13a。因此氧化物层图案13a的宽度变为光致抗蚀剂膜图案12a(见图2A和2B)的一半，因此形成更小的微型图案。
参见图6A和6B，进行利用氧化物层图案13a(见图5A和5B)作为蚀刻掩模的各向异性蚀刻工艺来形成硬掩模图案11a。换句话说，氧化物层图案13a被作为形成下面的硬掩模图案11a的硬掩模。氧化物层图案13使用已知技术去除。
参见图7A和7B，进行利用硬掩模图案11a(见图6A和6B)作为蚀刻掩模的蚀刻工艺以形成半导体衬底图案10a。硬掩模图案11a用已知技术去除。
根据本发明的形成半导体器件图案的方法，光致抗蚀剂的表面被转化为氧化物层。利用形成在光致抗蚀剂图案侧面上的氧化物层形成图案。因此，即使再小的微型图案也可以形成。这使得可能形成更高集成和更小的微型器件。
虽然参考具体示出的实施方式描述了了本发明，还要指出，对于本领域的普通技术人员来说显然可以作出许多改变而不背离由权利要求所限定的本发明的精神和范围。例如，在本实施方式中，描述了本方法用于在外围区域中形成连接图案。然而，很明显本领域技术人员可以将其应用到形成独立形成的图案中。
本发明要求2006年9月29日递交的申请号为10-2006-096214的韩国专利申请的优先权，在这里全文引用该申请作为参考。
Claims (20)
1.一种半导体器件图案形成方法，包括以下步骤：
在半导体衬底上形成硬掩模层；
在硬掩模层上形成光致抗蚀剂膜图案；
将光致抗蚀剂膜图案的外部转化为具有第一垂直壁、第二垂直壁和水平壁的氧化物层，其中光致抗蚀剂膜图案的内部包围在转化的氧化物层内；
去除至少一部分水平壁，以暴露保留在转化的氧化物层内的光致抗蚀剂膜图案；
去除暴露的光致抗蚀剂膜图案，形成分别对应于氧化物层的第一和第二垂直壁的第一和第二氧化物图案；
利用第一和第二氧化物案作为蚀刻掩模构图所述硬掩模层，并且
利用构图的硬掩模层蚀刻半导体衬底。
2.根据权利要求1所述的方法，其中所述转换步骤包括：
在所述光致抗蚀剂膜图案上涂覆一层硅烷化试剂；并热处理所述涂覆的光致抗蚀剂膜图案。
3.根据权利要求1所述的方法，其中所述氧化物层包含SiO2。
4.根据权利要求1所述的方法，其中去除至少一部分水平壁步骤涉及回蚀步骤。
5.根据权利要求1所述的方法，其中去除至少一部分水平壁步骤涉及化学机械抛光步骤。
6.根据权利要求2所述的方法，其中所述硅烷化试剂包含选自以下组中的至少一种：六甲基二硅胺烷(HMDS)，四甲基二硅胺烷(TMDS)，双二甲胺甲基硅烷(BDMAMS)，双二甲胺二甲基硅烷(bisdimethyl aminodimethylsilane)，二甲基硅烷二甲胺(dimethylsilyl dimethylamine)，二甲基硅烷二乙胺(dimethylsilyl diethylamine)，三甲基硅烷二乙胺(trimethylsilyldiethylamine)和二甲胺五甲基硅烷(dimethyl amino pentamethylsilane)。
7.一种半导体器件图案形成方法，包括：
在半导体衬底上形成硬掩模层；
在硬掩模层上形成光致抗蚀剂图案；
将光致抗蚀剂膜图案的外部转化为不同的材料层，转化层具有包围在光致抗蚀剂图案内的第一、第二和第三部分，第一和第二部分垂直延伸，第三部分水平延伸；
去除转化层的第三部分，以暴露保留在转化层中的光致抗蚀剂图案；
去除暴露的光致抗蚀剂图案以获得分别对应于转化层的第一和第二部分的第一和第二图案；并
使用所述第一和第二图案构图所述硬掩模层。
8.根据权利要求7所述的方法，其中所述转化步骤包括：在光致抗蚀剂图案上涂覆硅烷化试剂；并烘烤被涂覆的光致抗蚀剂图案。
9.根据权利要求7所述的方法，其中所述转化层是包含SiO2的氧化物。
10.根据权利要求7所述的方法，还包括利用构图的硬掩模层蚀刻所述衬底。
11.根据权利要求7所述的方法，其中所述硬掩模层包含氮化物。
12.根据权利要求8所述的方法，其中所述硅烷化试剂包含选自下面组中的至少一种：六甲基二硅胺烷(HMDS)，四甲基二硅胺烷(TMDS)，双二甲胺甲基硅烷(BDMAMS)，双二甲胺二甲基硅烷(bisdimethyl aminodimethylsilane)，二甲基硅烷二甲胺(dimethylsilyl dimethylamine)，二甲基硅烷二乙胺(dimethylsilyl diethylamine)，三甲基硅烷二乙胺(trimethylsilyldiethylamine)和二甲胺五甲基硅烷(dimethyl amino pentamethylsilane)。
13.一种半导体器件图案的形成方法，该方法包括：
提供具有目标层的半导体衬底；
形成具有间距的光致抗蚀剂图案；
将光致抗蚀剂图案的外部转化为氧化物层；
去除部分氧化物层，以暴露保留在转化的氧化物层内的光致抗蚀剂图案；
去除剩余的光致抗蚀剂图案以形成第一和第二图案；每个图案都具有小于光致抗蚀剂图案间距的间距；并且，
利用所述第一和第二图案作为蚀刻掩模蚀刻所述目标层。
14.根据权利要求13所述的半导体器件制作方法，其中所述氧化物层包含SiO2。
15.一种半导体器件图案的形成方法，包括：
在半导体衬底上形成掩模层；
在掩模层上形成第一图案，该第一图案是第一种材料；
将第一图案的外部转化为第二种材料的层，该转化层具有一起包围第一材料的第一图案的内部的第一、第二和第三部分，第一和第二部分垂直延伸，第三部分水平延伸；
去除转化层的第三部分，以暴露保留在转化层内的第一图案的内部；
去除第一图案的暴露的内部，以获得第二材料的第二和第三图案；并且
利用第二和第三图案构图所述掩模层。
16.根据权利要求15所述的方法，其中所述第二和第三图案分别相应于转化层的第一和第二部分
17.根据权利要求16所述的方法，其中所述第一材料包含光致抗蚀剂。
18.根据权利要求17所述的方法，其中所述第二材料包含氧化物，其中第二和第三图案一起构成图案。
19.根据权利要求17所述的方法，还包括利用构图的掩模层蚀刻半导体衬底，其中所述掩模层是硬掩模层。
20.根据权利要求17所述的方法，其中所述转化步骤包括：将硅烷化试剂涂覆在第一图案上；并烘烤被涂覆的第一图案。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096214A KR100810422B1 (ko) | 2006-09-29 | 2006-09-29 | 반도체 소자의 패턴 형성 방법 |
| KR96214/06 | 2006-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101154583A true CN101154583A (zh) | 2008-04-02 |
| CN101154583B CN101154583B (zh) | 2012-12-19 |
Family
ID=39256142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200710003909.2A Expired - Fee Related CN101154583B (zh) | 2006-09-29 | 2007-01-18 | 半导体器件图案的形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7595145B2 (zh) |
| JP (1) | JP5059397B2 (zh) |
| KR (1) | KR100810422B1 (zh) |
| CN (1) | CN101154583B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109164677A (zh) * | 2018-09-05 | 2019-01-08 | 京东方科技集团股份有限公司 | 光刻方法、柔性基板的制备方法以及光刻胶烘干装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837067A (en) | 1987-06-08 | 1989-06-06 | Minnesota Mining And Manufacturing Company | Nonwoven thermal insulating batts |
| JP3050965B2 (ja) * | 1991-09-27 | 2000-06-12 | 沖電気工業株式会社 | レジストパタンの形成方法 |
| KR960014056B1 (ko) * | 1992-07-27 | 1996-10-11 | 현대전자산업 주식회사 | 감광막 패턴 형성방법 |
| JPH1064788A (ja) * | 1996-08-22 | 1998-03-06 | Toshiba Corp | 半導体装置の製造方法と露光用マスク |
| JP2004296930A (ja) * | 2003-03-27 | 2004-10-21 | Nec Electronics Corp | パターン形成方法 |
| US7253113B2 (en) * | 2003-11-13 | 2007-08-07 | Macronix International Co., Ltd. | Methods for using a silylation technique to reduce cell pitch in semiconductor devices |
| CN100356513C (zh) | 2003-11-19 | 2007-12-19 | 旺宏电子股份有限公司 | 具有缩小间距的半导体元件及其形成方法 |
| KR100586177B1 (ko) * | 2003-12-26 | 2006-06-07 | 한국전자통신연구원 | 반도체 소자의 패턴 형성 방법 |
-
2006
- 2006-09-29 KR KR1020060096214A patent/KR100810422B1/ko not_active IP Right Cessation
- 2006-12-21 US US11/614,083 patent/US7595145B2/en not_active Expired - Fee Related
- 2006-12-21 JP JP2006344329A patent/JP5059397B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-18 CN CN200710003909.2A patent/CN101154583B/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109164677A (zh) * | 2018-09-05 | 2019-01-08 | 京东方科技集团股份有限公司 | 光刻方法、柔性基板的制备方法以及光刻胶烘干装置 |
| CN109164677B (zh) * | 2018-09-05 | 2021-12-07 | 京东方科技集团股份有限公司 | 光刻方法、柔性基板的制备方法以及光刻胶烘干装置 |
| US11249399B2 (en) | 2018-09-05 | 2022-02-15 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Photolithography method, method of preparing flexible substrate and photoresist drying device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080081297A1 (en) | 2008-04-03 |
| KR100810422B1 (ko) | 2008-03-04 |
| JP5059397B2 (ja) | 2012-10-24 |
| CN101154583B (zh) | 2012-12-19 |
| JP2008091848A (ja) | 2008-04-17 |
| US7595145B2 (en) | 2009-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6100014A (en) | Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers | |
| US7776747B2 (en) | Semiconductor device and method for forming pattern in the same | |
| CN104916530B (zh) | 用于集成电路图案化的方法 | |
| TW201839914A (zh) | 特徵尺寸縮減技術(三) | |
| JP2001230186A5 (zh) | ||
| JP3050965B2 (ja) | レジストパタンの形成方法 | |
| JP2007521645A (ja) | インプリント・リソグラフィによる単一デュアルダマシン製法 | |
| JP2009218574A (ja) | パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 | |
| TW201011475A (en) | Double exposure patterning with carbonaceous hardmask | |
| US20110081618A1 (en) | Litho-litho etch (lle) double patterning methods | |
| US7655573B2 (en) | Method of forming a mask pattern | |
| CN101154583B (zh) | 半导体器件图案的形成方法 | |
| KR20080026832A (ko) | 반도체소자의 미세패턴 형성방법 | |
| US20040010769A1 (en) | Method for reducing a pitch of a procedure | |
| KR100946026B1 (ko) | 반도체 소자의 패턴 형성방법 | |
| KR100818389B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| JP2010118501A (ja) | 半導体装置の製造方法 | |
| JP2985884B1 (ja) | 半導体装置の製造方法 | |
| JP2006114594A (ja) | マイクロレンズの製造方法 | |
| KR20070106277A (ko) | 피치 감소 방법 | |
| TWI254977B (en) | Method for shrinking the image of photoresist | |
| KR100515372B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100623613B1 (ko) | 단차를 갖는 포토마스크 제작방법 | |
| KR20090082674A (ko) | Ｔｓｉ 및 이중 패터닝 공정을 이용한 패턴 형성방법 | |
| KR20060045265A (ko) | 반도체소자의 미세 패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20121219 Termination date: 20150118 |
|
| EXPY | Termination of patent right or utility model |