CN101136415A - 薄膜晶体管阵列基板,制造方法及含该基板的液晶显示装置 - Google Patents

Abstract

本发明揭示了一种薄膜晶体管阵列基板，包括多条信号线、与信号线相互交叉设置的多条栅极线、像素电极以及薄膜晶体管，其中设置在信号线层与栅极线层之间的栅极绝缘层具有被注入离子元素而形成的离子注入区域。本发明还揭示了一种薄膜晶体管阵列基板的制造方法。该方法包括：形成栅极线和信号线；形成栅极绝缘层；形成薄膜晶体管，其源极与由栅极线和信号线相互交叉所确定的像素区域中的像素电极电性连接和其漏极与信号线电性连接；在该栅极绝缘层的部分区域注入离子元素并形成离子注入区域。采用本发明的薄膜晶体管阵列基板和制造方法，可以降低栅极绝缘层的介电常数，以此来降低馈通电压和减小直流偏压，并提高液晶面板的显示效果。

Description

薄膜晶体管阵列基板，制造方法及含该基板的液晶显示装置

技术领域

本发明涉及薄膜晶体管，尤其涉及该薄膜晶体管阵列基板及其制造方法。

背景技术

通常，液晶显示器(LCD：Liquid Crystal Display)包括两个分别在其上设有电极的面板以及设置在该两个面板之间的液晶层。通过调节两个电极间的电压值来控制光的透过率，这两个电极间的电压也称为液晶电压。在常白模式(Normally White：NW)下，光的透过率与液晶电压成反比，即，液晶电压数值越大，光的透过率越低；液晶电压数值越小，光的透过率越高。

一般来说，施加在液晶上的电压为公共电极线和像素电极之间的电压差，当薄膜晶体管(TFT：Thin Film Transistor)关闭时，像素电极并未连接至任何电压源而处在浮置(Floating)状态，此时在该像素电极的周围如果有任何电压变化，该电压变化就会经寄生电容或者像素存储电容而耦合至像素电极，造成像素电压的改变，使得施加在液晶上的实际电压偏离预先设定的值。LCD面板上的电压变化主要来源于三个方面：栅极电压变化、源极电压变化和公共电极线的电压变化，其中以栅极电压变化对像素电压的影响最大。该电压变化的数值称之为馈通电压(Feed-through voltage，下文中以V_FD来表示该馈通电压)，更具体地，该馈通电压的计算公式(1)可表示如下：

$V_{\mathrm{FD}}=\frac{C_{\mathrm{GS}}}{C_{\mathrm{GS}}+C_{\mathrm{LC}}+C_{\mathrm{ST}}}\×\mathrm{\Δ}{V}_G$

其中，C_GS为TFT的栅极与源极间的电容值，C_LC为液晶的电容值，C_ST为像素存储电容值，ΔV_G为TFT在打开与关断时其栅极电压之差。由于该馈通电压V_FD是产生直流偏压的主要因素，故采用减小馈通电压V_FD的方法可以降低液晶面板的直流偏压，提高透光率从而达到较好的显示效果。

图1示出现有技术中液晶面板的像素单元示意图。如图1所示，像素单元包括：一玻璃基底(未示出)、公共电极线103、相互交叉的信号线SL与栅极线GL，由该信号线SL与栅极线GL所确定的像素区域以及位于该像素区域的像素电极110，以及薄膜晶体管111。其中，像素电极110与公共电极线103的重叠区域形成像素存储电容C_ST。图2是如图1所示的像素单元沿直线A-A’截取的剖面图，在图2中，玻璃基底101位于最下层，栅极102及公共电极线103位于玻璃基底101上，栅极绝缘层104覆盖于栅极102及公共电极线103上，与栅极102相对应的栅极绝缘层104上是半导体层105，半导体层105上是漏极106和源极107，钝化层108位于漏极106、源极107及栅极绝缘层104之上，且该钝化层108具有一通孔109，像素电极110位于该钝化层108上，并通过通孔109将像素电极110与源极107电性相连。其中，漏极106与信号线电性连接。

图3示出制造如图2所示的薄膜晶体管阵列基板的方法流程框图。如图3所示，该制造方法可以采用如下的步骤：步骤201，提供一玻璃基底，然后在该玻璃基底上形成栅极和公共电极线；步骤202，在该栅极和公共电极线上连续沉积SiNx、a-Si、n⁺a-Si以形成栅极绝缘层和半导体层；步骤203，形成薄膜晶体管的源极和漏极；步骤204，沉积钝化层，并对其进行蚀刻形成通孔；和步骤205，形成像素电极。

图4进一步示出如图3所示的制造方法的形成示意图。其中图4A为形成栅极线和公共电极线的示意图；图4B为形成栅极绝缘层和半导体层的示意图；图4C示出形成TFT的源极和漏极的示意图；图4D为形成钝化层和通孔的示意图；以及图4E为形成像素电极的示意图。结合图3和图4，在现有技术中薄膜晶体管阵列基板的制造方法可以更加具体地表述为：

步骤201，如图4A所示，在所提供的玻璃基底101上沉积第一金属层(栅极线层)并对其构图以形成栅极102和公共电极线103以及栅极线(图中未示出)；

步骤202，如图4B所示，在所形成的栅极102和公共电极线103上连续沉积SiNx、a-Si、n⁺a-Si以形成栅极绝缘层104、半导体层105；

步骤203，如图4C所示，在栅极绝缘层104和半导体层105上沉积第二金属层(信号线层)，经过构图形成薄膜晶体管的漏极106、源极107及信号线(未示出)；

步骤204，如图4D所示，在所形成的漏极106、源极107上沉积一钝化层108，并对其进行蚀刻形成通孔109；和

步骤205，如图4E所示，最后在钝化层108上沉积氧化铟锡(ITO)，形成薄膜晶体管阵列基板的像素电极110。

在下文中，预先假设液晶面板的栅极绝缘层的介电常数为ε_G，我们可以分析并获取馈通电压V_FD和介电常数ε_G的关系。通常，如图2所示的栅极绝缘层104的介电常数均匀分布，且像素存储电容C_ST是由像素电极110与公共电极线103及二者之间的栅极绝缘层104和钝化层108形成的介质形成的，其可等效为介质材料为栅极绝缘层104的电容C_G和介质材料为钝化层108的电容C_P串联组成，即C_ST＝C_GC_P/(C_G+C_P)  (2)。将公式(2)代入公式(1)得其变换式(3)：

V_FD＝{C_GS/[C_GS+C_LC+C_GC_P/(C_G+C_P)]}×ΔV_G

通常，液晶电容C_LC的电容值和像素存储电容C_ST的电容值均为寄生电容C_GS的电容值的数十倍，即C_LC>>C_GS，C_ST>>C_GS。则上述变换形式(3)可改写为公式(4)：

V_FD＝{C_GS/[C_LC+C_GC_P/(C_G+C_P)]}×ΔV_G

又平板电容的电容值的计算公式(5)可表示为：

C＝εS/d

结合公式(4)和(5)，可以得到馈通电压V_FD的变换形式(6)：

$V_{\mathrm{FD}}=\frac{{\mathrm{\ϵ}}_{G}S1/D1}{C_{\mathrm{LC}}+\frac{{\mathrm{\ϵ}}_{G}S2/D1*{\mathrm{\ϵ}}_{P}S2/D2}{{\mathrm{\ϵ}}_{G}S2/D1+{\mathrm{\ϵ}}_{P}S2/D2}}\×\mathrm{\Δ}{V}_G$

其中，在公式(6)里，S1为形成寄生电容C_GS的栅极与源极之间的正对面积大小，D1为栅极与源极间的距离；S2为形成像素存储电容C_ST的像素电极与公共电极线之间的正对面积大小，D2为钝化层108的厚度，ε_p是钝化层108的介电常数。

对公式(6)的分子，分母同时除以ε_G，可得到公式(7)：

$V_{\mathrm{FD}}=\frac{S1/D1}{C_{\mathrm{LC}}/{\mathrm{\ϵ}}_G+\frac{S2/D1*{\mathrm{\ϵ}}_{P}S2/D2}{{\mathrm{\ϵ}}_{G}S2/D1+{\mathrm{\ϵ}}_{P}S2/D2}}\×\mathrm{\Δ}{V}_G$

由公式(7)可以看出，馈通电压V_FD与栅极绝缘层的介电常数ε_G成正比关系，当该介电常数较小时，馈通电压随之减小；当该介电常数增大时，馈通电压也随之增大。

在现有技术中，为了提高像素存储电容C_ST的存储能力以减小电荷流失，往往将液晶面板的栅极绝缘层104的介电常数设置得较大，从而导致馈通电压V_FD数值增加。根据前述可知，馈通电压对像素电压的影响极大，而且液晶电压越大，透光率越低，显示效果越差。因此，增加V_FD数值虽然可以增大像素存储电容C_ST，但同时也会增大施加在液晶上的直流偏压，导致显示效果降低。

发明内容

针对现有技术中薄膜晶体管阵列基板存在的上述缺陷，本发明提供了一种薄膜晶体管阵列基板及其制造方法，通过改进其TFT的栅极绝缘层来减小寄生电容，有效降低直流偏压。

按照本发明的一个方面，提供了一种薄膜晶体管阵列基板，包括多条信号线、与信号线相互交叉设置的多条栅极线、设置于信号线和栅极线相互交叉形成的像素区域中的像素电极，以及设置在信号线和栅极线的交叉处附近的薄膜晶体管，信号线与栅极线分别设置于信号线层与栅极线层，薄膜晶体管具有与像素电极电性连接的源极和与信号线电性连接的漏极，其中，信号线层与栅极线层之间设有栅极绝缘层，栅极绝缘层具有被注入离子元素而形成的离子注入区域，并且离子注入区域与源极相对设置，其中所注入的离子元素降低离子注入区域的介电常数。

其中，栅极绝缘层的制成材料是氮化硅材质，并且所注入的离子元素为氧离子。

其中，所述离子注入区域位于所述薄膜晶体管的栅极和源极之间的夹持区域。

按照本发明的又一个方面，提供了一种薄膜晶体管阵列基板的制造方法。该制造方法包括：

沉积一层栅极线层，并对其构图以形成栅极线；

沉积一层信号线层，并对其构图以形成信号线，其中信号线与栅极线交叉设置；

形成栅极绝缘层，其被设置于信号线层与栅极线层之间；

形成薄膜晶体管，其源极与由栅极线和信号线相互交叉所确定的像素区域中的像素电极电性连接和其漏极与信号线电性连接；

在该栅极绝缘层的部分区域注入离子元素并形成离子注入区域；其中该离子注入区域与源极相对设置，所注入的离子元素降低离子注入区域的介电常数。

其中，栅极绝缘层的制成材料是氮化硅材质，并且所注入的离子元素为氧离子。

其中，离子元素注入到所述离子注入区域采用离子布植的方式。

其中，涂覆一层氧化硅层于栅极绝缘层上，对该氧化硅层的一部分进行光照和蚀刻以暴露出相应的栅极绝缘层部分，并在该暴露出的栅极绝缘层部分注入离子元素而形成离子注入区域。并且，移除该栅极绝缘层上剩余的氧化硅层。

按照本发明的再一个方面，提供了一种具有本发明上述薄膜晶体管阵列基板的液晶显示装置。

采用本发明的薄膜晶体管阵列基板和其制造方法，通过在栅极绝缘层上的部分区域上注入氧离子以降低相应的部分栅极绝缘层的介电常数，以此来降低馈通电压V_FD的值和减小液晶上的直流偏压数值，提高液晶面板的显示效果。另外，本发明中在栅极绝缘层上因注入离子而形成的离子注入区域只是局部的栅极绝缘层区域，这样就可以在降低馈通电压V_FD数值的同时，又保持像素存储电容C_ST具有较大的数值，以使其拥有良好的存储漏电流的能力。

附图说明

读者在参照附图阅读了本发明的具体实施方式以后，将会更清楚地了解本发明的各个方面。其中，

图1示出现有技术中液晶面板的像素单元示意图；

图2示出如图1所示的像素单元沿直线A-A’截取的剖面图；

图3示出制造如图2所示的薄膜晶体管阵列基板的方法流程框图；

图4进一步示出如图3所示的制造方法的形成示意图。其中图4A为形成栅极线和公共电极线的示意图；图4B为形成栅极绝缘层和半导体层的示意图；图4C示出形成TFT的源极和漏极的示意图；图4D为形成钝化层的示意图；以及图4E为形成像素电极的示意图；

图5示出依据本发明的一个或多个方面的液晶面板的像素单元示意图；

图6示出如图5所示的像素单元沿直线B-B’截取的剖面图；

图7示出制造如图6所示的薄膜晶体管阵列基板的方法流程框图；而

图8进一步示出如图7所示的制造方法的形成示意图。其中图8A为形成栅极线和公共电极线的示意图；图8B为形成栅极绝缘层的示意图；图8C为形成氧化硅层的示意图；图8D为本发明的薄膜晶体管阵列基板中对氧化硅层进行暴光的示意图；图8E为对暴光后的氧化硅层进行蚀刻以暴露出部分栅极绝缘层的示意图；图8F为在暴露出的部分栅极绝缘层中注入离子并蚀刻掉多余的氧化硅层的示意图；图8G示出形成半导体层的示意图；图8H为形成源极和漏极的示意图；图81为形成钝化层及通孔的示意图；以及图8J示出形成像素电极的示意图。

具体实施方式

下面参照附图，对本发明的具体实施方式作进一步的详细描述。

本领域的技术人员应当理解，当使用符号C_Gs、C_LC、C_ST时，既可以分别用来表示薄膜晶体管阵列基板中的栅极与源极之间的电容、液晶电容、像素存储电容，也可以分别用来表示上述三种电容的电容数值，这样的说明形式并不会影响对本发明的一个或多个方面的揭示或描述。

图5示出依据本发明的一个或多个方面的液晶面板的像素单元示意图。像素单元包括：一玻璃基底(未示出)、公共电极线303、薄膜晶体管312、相互交叉设置的栅极线GL和信号线SL，以及由该栅极线GL和信号线SL所限定的像素区域以及位于该像素区域的像素电极311。其中，像素电极311与公共电极线303的重叠区域形成像素存储电容C_ST，图5中所示的阴影部分C区域为离子注入区域。图6示出如图5所示的像素单元沿直线B-B’截取的剖面图。参照图5和图6，在玻璃基底301上面是栅极302和公共电极线303，在该栅极302和公共电极线303上方是栅极绝缘层304，在该栅极绝缘层304中并且位于栅极302和源极308相对应的夹持区域是进行离子注入后所形成的离子注入区域305，在该栅极绝缘层304的上面是半导体层306，半导体层306上面是漏极307和源极308，在漏极307和源极308的上方是钝化层309，并且该钝化层309具有通孔310，钝化层上方是像素电极311。其中，像素电极311通过通孔310与源极308电性相连，漏极307与信号线电性连接。

在依据本发明的一个或多个方面的薄膜晶体管阵列基板上，栅极绝缘层304是由氮化硅材质组成。本领域的技术人员应当理解，根据不同的制造工艺可以选择不同的材料，在本发明的上述优选实施例中所使用的材质不应理解为是对栅极绝缘层构成材料的限定，也可以使用其它的材质来形成栅极绝缘层。而且，在离子注入区域305中具有可以降低介电常数的氧离子元素，因此，该离子注入区域305的介电常数相比于栅极绝缘层304上的其它区域的介电常数要低得多。我们不妨定义形成寄生电容C_GS的栅极绝缘层的介电常数即离子注入区域305的介电常数为ε_G′。

同样，在依据本发明的一个或多个方面的薄膜晶体管阵列基板中，液晶电容C_LC的电容值和像素存储电容C_ST的电容值均为寄生电容C_GS的电容值的数十倍，即C_LC>>C_GS，C_ST>>C_GS。由公式(1)可以得到馈通电压V_FD的变形表达式(8)为：

$V_{\mathrm{FD}}=\frac{C_{\mathrm{GS}}}{C_{\mathrm{LC}}+C_{\mathrm{ST}}}\×\mathrm{\Δ}{V}_G$

再结合平板电容公式(5)C＝εS/d可得公式(8)的变形公式(9)：

$V_{\mathrm{FD}}=\frac{{\mathrm{\ϵ}\text{'}}_G{S}_1/D_1}{C_{\mathrm{LC}}+C_{\mathrm{ST}}}\×\mathrm{\Δ}{V}_G$

其中，在公式(9)中，ε_G′为形成寄生电容C_GS的栅极绝缘层的介电常数即离子注入区域305的介电常数，S1为形成寄生电容C_GS的栅极与源极之间的正对面积大小，D1为形成寄生电容C_GS的栅极与源极间的距离；C_LC为液晶的电容值，C_ST为像素存储电容值；ΔV_G为TFT在打开与关断时其栅极电压之差。

因为栅极与源极之间的正对面积S1及栅极与源极间的距离D1均为固定值；而且液晶的电容值C_LC为常量，形成像素存储电容C_ST的介质材料栅极绝缘层304和钝化层309并未发生变化也为常量，所以馈通电压V_FD与介电常数ε_G′成正比关系，即当该介电常数较小时，馈通电压随之减小；当该介电常数增大时，馈通电压也随之增大。由于本发明是采用离子注入法使离子注入区域305具有氧离子元素以降低形成寄生电容C_GS的栅极绝缘层的介电常数ε_G′，根据馈通电压与该介电常数的正比关系可知，依据本发明的一个或多个方面的离子注入区域305在一定程度上降低了馈通电压V_FD的值，从而减小了液晶上的直流偏压数值。本领域的技术人员还应当理解，本发明采用的是局部离子注入法，在降低馈通电压V_FD数值的同时，又保持了像素存储电容C_ST具有较大的数值，以使其拥有良好的存储漏电流的能力。此外，当液晶显示装置中采用了本发明的薄膜晶体管阵列基板时，因在其栅极绝缘层上的部分区域上注入氧离子而降低了相应的部分栅极绝缘层的介电常数和减小了液晶上的直流偏压数值，可以极大地提高该液晶显示装置的显示效果，增强用户体验。

图7示出制造如图6所示的薄膜晶体管阵列基板的方法流程框图。如图7所示，本发明的薄膜晶体管阵列基板的制造方法可以采用如下的步骤：步骤401，提供一玻璃基底，然后在该玻璃基底上形成栅极和公共电极线；步骤402，在该栅极和公共电极线上沉积一层SiNx，以形成栅极绝缘层；步骤403，在所形成的栅极绝缘层上沉积一层氧化硅层；步骤404，对所述氧化硅层进行光照及蚀刻以露出部分栅极绝缘层；步骤405，对所述的部分露出的栅极绝缘层进行离子注入以形成离子注入区域；步骤406，在栅极绝缘层上沉积a-Si、n⁺a-Si形成半导体层；步骤407，形成源极和漏极；步骤408，沉积钝化层并形成通孔；和步骤409，在该钝化层上形成像素电极。图8进一步示出如图7所示的制造方法的形成示意图。其中图8A为形成栅极和公共电极线的示意图；图8B为形成栅极绝缘层的示意图；图8C为形成氧化硅层的示意图；图8D为本发明的薄膜晶体管阵列基板中对氧化硅层进行暴光的示意图；图8E为对暴光后的氧化硅层进行蚀刻以暴露出部分栅极绝缘层的示意图；图8F为在暴露出的部分栅极绝缘层中注入离子并蚀刻掉多余的氧化硅层的示意图；图8G示出形成半导体层的示意图；图8H为形成源极和漏极的示意图；图81为形成钝化层及通孔的示意图；以及图8J示出形成像素电极的示意图。结合图7和图8，依据本发明的一个或多个方面的薄膜晶体管阵列基板的制造方法可以更加具体地表述为：

步骤401，如图8A所示，在所提供的玻璃基底301上沉积第一金属层(栅极线层)，对其构图以形成栅极302和公共电极线303以及栅极线(图中未示出)；

步骤402，如图8B所示，在栅极302和公共电极线303上沉积一层SiNx，以形成栅极绝缘层304；

步骤403，如图8C所示，在栅极绝缘层304上沉积一层氧化硅层(以下用“D”来表示该氧化硅层)；

步骤404，如图8D和8E所示，通过遮光板E对该氧化硅层D进行光照和蚀刻，以暴露出栅极绝缘层304的一部分；

步骤405，如图8F所示，对栅极绝缘层的暴露区域注入氧离子，形成离子注入区域305；

步骤406，如图8G所示，在注入氧离子后将其余的氧化硅层D除去，并在栅极绝缘层304上沉积a-Si、n⁺a-Si，形成半导体层306；

步骤407，如图8H所示，在栅极绝缘层304和半导体层306上沉积第二金属层(信号线层)，并对其进行构图后形成漏极307、源极308及信号线(图中未示出)；

步骤408，如图81所示，在所形成的漏极、源极上沉积一钝化层309，对其进行蚀刻形成通孔310；

步骤409，如图8J所示，在钝化层309上沉积氧化铟锡(ITO)，形成像素电极311。

其中，在制造依据本发明的一个或多个方面的薄膜晶体管阵列基板时，向栅极绝缘层304的暴露区域注入氧离子可以采用离子布植注入的方式。本领域的技术人员应当理解，本发明的目的并不只限于上述优选实施例中的离子注入方式和离子的类型，还可以包括其它的离子注入方法和其它的离子元素。这些离子元素使形成寄生电容C_GS的栅极绝缘层的介电常数显著降低，从而减小液晶上的直流偏压，提高液晶面板的显示效果。

上文中，参照附图描述了本发明的具体实施方式。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的具体实施方式作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。

Claims (11)

1.一种薄膜晶体管阵列基板，包括多条信号线、与信号线相互交叉设置的多条栅极线、设置于所述信号线和所述栅极线相互交叉形成的像素区域中的像素电极，以及设置在所述信号线和所述栅极线的交叉处附近的薄膜晶体管，所述信号线与栅极线分别设置于信号线层与栅极线层，所述薄膜晶体管具有栅极、与所述像素电极电性连接的源极和与所述信号线电性连接的漏极，其中，所述信号线层与所述栅极线层之间设有栅极绝缘层，其特征在于，

所述栅极绝缘层具有被注入离子元素而形成的离子注入区域，并且所述离子注入区域与所述源极相对设置，其中所注入的离子元素降低所述离子注入区域的介电常数。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述栅极绝缘层的制成材料是氮化硅材质。

3.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所注入的离子元素为氧离子。

4.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述离子注入区域位于所述薄膜晶体管的栅极和源极之间的夹持区域。

5.一种薄膜晶体管阵列基板的制造方法，其特征在于，该方法包括：

沉积一层栅极线层，并对其构图以形成栅极线；

沉积一层信号线层，并对其构图以形成信号线，其中所述信号线与栅极线交叉设置；

形成栅极绝缘层，其被设置于所述信号线层与所述栅极线层之间；

形成薄膜晶体管，其源极与由所述栅极线和信号线相互交叉所确定的像素区域中的像素电极电性连接和其漏极与所述信号线电性连接；

在所述栅极绝缘层的部分区域注入离子元素并形成离子注入区域；

其中，所述离子注入区域与所述源极相对设置，所注入的离子元素降低所述离子注入区域的介电常数。

6.如权利要求5所述的方法，其特征在于，所述栅极绝缘层的制成材料是氮化硅材质。

7.如权利要求5所述的方法，其特征在于，所注入的离子元素为氧离子。

8.如权利要求7所述的方法，其特征在于，所述离子元素注入到所述离子注入区域采用离子布植的方式。

9.如权利要求5所述的方法，其特征在于，涂覆一层氧化硅层于所述栅极绝缘层上，对所述氧化硅层的一部分进行光照和蚀刻以暴露出相应的栅极绝缘层部分，并在所述暴露出的栅极绝缘层部分注入离子元素而形成所述离子注入区域。

10.如权利要求9所述的方法，其特征在于，移除所述栅极绝缘层上剩余的所述氧化硅层。

11.一种具有如权利要求1至5所述的薄膜晶体管阵列基板的液晶显示装置。

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