CN101136396A - 包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件 - Google Patents

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Abstract

一种功率电子封装件，包括：第一和第二高导热性绝缘非平面衬底(1、2)；多个半导体芯片(20)和多个电子元件(30)，装配在所述衬底(1、2)之间。每个衬底(1、2)包括多个电绝缘体层(77)和图案化的电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)，其与所述电子元件(30)相连接；还包括多个接合在一起的凸起区或立柱(70)，从而将所述衬底(1、2)机械连接和电气连接。调整所述凸起区或立柱(70)的数量、排列以及形状，从而在所述衬底(1、2)之间获得机械分离。所述电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)是彼此分离和独立的，从而在至少一个所述衬底(1、2)上提供多个电路。

Description

包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件
发明领域
本发明主要涉及一种功率电子封装件，其包括两片带有多个半导体芯片和电子元件的衬底。
技术背景
高性能的功率电子器件在电压、电流和功率等级方面继续取得重大进展。但是，性能越高，随之而来就是功率耗散等级越高，这会给电气互连、冷却和机械完整性施加很大的压力。封装功率电子器件的传统方法是使用装在一张板上或一片衬底上分立的封装器件，或使用混合模块，其中，无遮掩的芯片装配在衬底上且通过引线接合而连接至衬底，因此，传统技术具有明显的性能局限性。分立的封装件可以是塑模的、金属密封的外壳或密封的陶瓷载体，且封装件包含一个通过引线接合至塑料封装引线框的功率芯片。无遮掩的功率芯片焊接至衬底上的焊盘，导热路径通过这些接合部位、通过衬底、通过粘合膏或导热膏通往冷却结构。导热接合部位的数量以及衬底和接合部位材料的差导热性，使得结到环境(junction-to-ambient)热阻过高，该结构限制了器件的工作并使结温度超出了限度。这些热效应还可能导致设计者将器件分开，以便增加热量扩散，但付出的代价却是使模块尺寸更大、电气寄生效应更大和装配件更昂贵。
功率半导体，如功率JEET、MOSFE、IGBT和二极管，是用于控制大电流的器件，所以，它们产生大量的热。因此，因此，当将这些半导体芯片构建在封装件中时，应达到足够的冷却性能(热辐射)。传统的功率模块技术包括将多个半导体芯片构建在一个封装件中，其使用由导热性陶瓷制成的绝缘衬底。多个半导体芯片装配在该绝缘衬底上，半导体芯片的下方主表面上设置的主电极通过软焊料连接到设置在绝缘衬底上的厚铜膜。IGBT芯片的上方表面上设置的主电极和控制电极通过引线接合，连接到设置在绝缘衬底上的厚膜铜。绝缘衬底焊接至铜制的热辐射基板。采用这种方法，半导体芯片产生的热量通过设置在半导体芯片下表面一侧的绝缘衬底辐射出去。采用这种传统技术，热量仅仅通过每个半导体芯片的一个表面向外辐射，所以，提高热辐射性能和降低功率模块的构造尺寸是有限的。
在未来，需要一种先进的封装技术，其能解决导热和机械性能需求，同时提供高电气性能的互连结构，以用于目标指向如军事、航空、医疗和工业电子应用领域的功率电子器件。这些应用领域都在趋向具有更高电压、更高电流、更高功率耗散和更快切换速度的半导体，这些器件超出了传统封装方法的电气、机械和导热能力。这种先进的封装技术应将带有一面冷却路径的低性能陶瓷衬底上的线接管芯替换成直接的双面冷却、基于金属的互连结构。例如，这种构造是电绝缘且导热的双面预封装部件(美国专利申请No.2003/0132511)。混合技术利用金属隔离片和引线连接与半导体芯片进行电气连接。使用隔离片能够消减半导体芯片之间的厚度差异，并为功率模块的双面冷却提供了导热路径(美国专利申请No.2003/0090873)。在该预封装部件中，模压的(stamped)引线单元、接触电极、半导体芯片等位于一对陶瓷衬底部件中间。再例如，这种结构是高稳定性铜石墨导体衬底功率器件封装(IEEE第44届年度国际可靠性物理讨论会，圣何塞，2006，第613页)。在这种封装件的结构中，IGBT和二极管芯片插在两片铜石墨导体衬底中间，金凸块和焊料凸块用于进行平面化和互连，第二铜石墨层用于进行最上层互连和双面去热。但是，在引线接合没有消除固有应力的情况下，双面结构需要非常仔细地选择材料，以消除接合部位处的膨胀不匹配，同时针对导电和导热提供高导通性。传热层的热膨胀系数的降低，不仅提供可靠的接合部位，而且，由于电绝缘层上应力的降低而能够使用非常薄的AIN绝缘体，从而进一步改善热传输。在这种配置下，为了在IGBT和二极管芯片的电极和电极之间获得电气互连，这些半导体芯片插在两片铜石墨导体衬底中间，金凸块和焊料凸块用于进行平面化。但是，在半导体芯片的上侧，由于上侧的电极和上方绝缘衬底上设置的电极通过金属凸块连接，所以，连接区域较小。因此，存在电阻较大的问题，这不利于获得大电流，并且，半导体芯片产生的热量不易传输到绝缘衬底，因此热辐射性能较差。此外，该封装设计需要外部的连接总线接合以及半导体芯片接合。在这种非对称的设计布图中，很难控制在完全装配过程后在封装件中实现均匀的应力分布，从而会导致半导体芯片上的应力太大。带有MOS栅极结构的IGBT和MOSFET等半导体芯片具有易受应力影响的特点。
发明内容
针对上述问题，本发明的一个目的是提供一种功率电子封装件，其包括两片带有多个半导体芯片和电子元件的衬底。
根据本发明的第一方面，一种功率电子封装件包括：第一和第二高导热性绝缘非平面衬底；多个半导体芯片和电子元件，设置在所述第一和第二高导热性绝缘非平面衬底之间。每个所述第一和第二高导热性绝缘非平面衬底包括交替叠置的多个电子绝缘体层和图案化的电导体层。所述电导体层以机械和电气连接的方式与所述电子元件相连接。每个所述第一和第二高导热性绝缘非平面衬底还包括多个凸起区或立柱。所述凸起区或立柱接合在一起，从而将每个所述第一和第二高导热性绝缘非平面衬底机械连接和电气连接。调整所述凸起区或立柱的数量、所述凸起区或立柱的排列以及每个凸起区或立柱的形状，从而在所述第一和第二高导热性绝缘非平面衬底之间获得机械分离。所述电导体层是彼此分开和隔离的，从而在至少一个所述第一和第二高导热性绝缘非平面衬底上设置多个电路。
采用上述封装，在所述封装件中获得了均匀的应力分布，从而改善了热辐射性能。具体而言，所述半导体芯片产生的热量从所述半导体芯片的两个主平面顺畅地传输到所述两片高导热性绝缘非平面衬底，并因此从那里快速辐射出去。所述直接双面冷却结构进一步减小了所述功率电子封装件的热阻。
根据本发明的第二方面，一种功率电子封装件包括：第一和第二高导热性绝缘非平面衬底；多个半导体芯片和电子元件，设置在所述第一和第二高导热性绝缘非平面衬底之间。每个所述第一和第二高导热性绝缘非平面衬底包括交替叠置的多个电绝缘体层和图案化的电导体层。所述电导体层以机械和电气连接的方式与所述电子元件相连接。每个所述第一和第二高导热性绝缘非平面衬底还包括多个凹处或阱。所述凹处或阱设置在至少一个所述第一和第二高导热性绝缘非平面衬底的预定区域，在所述预定区域上设置有所述电子元件。所述第一和第二高导热性绝缘非平面衬底通过多个接合区而机械连接和电气连接。所述电导体层是彼此分开和隔离的，从而将多个电路设置在至少一个所述第一和第二高导热性绝缘非平面衬底上。
采用上述封装，在所述封装件中获得了均匀的应力分布，因此，改善了可靠性和热辐射性能。
附图说明
通过下面参照附图做出的详细描述，本发明的上述和其他目的、特征和优点将变得更加显而易见，在这些附图中：
图1是一种功率电子封装件的剖视图；
图2是该功率电子封装件的分解图；
图3A和3B是该封装件中上方的高导热性绝缘非平面衬底的俯视图和仰视图；
图4A和4B是该封装件中下方的高导热性绝缘非平面衬底的俯视图和仰视图；
图5A和5B是示出机械和电气连接的上方和下方的高导热性绝缘非平面衬底的俯视图；
图6A至6C示出了该功率封装件在不同阶段时的示意图，图6A描述了组装之前的封装件，图6B描述了在回流工艺过程中的封装件，图6C描述了组装之后的封装件；
图7是该功率电子封装件中的网状3D图像和连接立柱区的透视图；
图8的示意图给出了半导体芯片(管芯)角半径对下方的非平面衬底的铜层中的总应力值的影响以及回流工艺之后的焊料(AuGe)的计算结果；
图9的示意图给出了回流工艺之后增大互连立柱曲度而导致不同材料层中的应力变化的计算结果；
图10A至10C是9个(P1)和5个(P2)、(P3)立柱位置结构的俯视图，其包括中间的渐出(phase out)立柱，图10D和10E是所建议的立柱曲度(G1)和(G2)的俯视图；
图11的示意图给出了增大渐出立柱的曲度对上方的非平面衬底的铜表面和互连焊料层中的残余应力的影响的计算结果；
图12A至12D示出了在具有垂直蚀刻侧面和不具有垂直蚀刻侧面情况下所计算的渐出立柱分析，其表示由于包括Z方向的曲度而导致铜层中的残余应力减小30％；
图13A是在陶瓷夹层中的渐出和支撑立柱结构的剖视示意性表示，图13B示出了主要凹处特征的网状3D模型；
图14的示意图给出了在所组装的陶瓷夹层结构上的支撑立柱结构的铜和陶瓷层中观测到的计算残余应力；
图15A是立柱-立柱间距的示意性俯视图，图15B示出了网状的两维模型，其用于研究支撑立柱之间的间距参数对陶瓷夹层内残余应力的影响；
图16的示意图给出了改变立柱间距对封装件组装上相应层中观测到的最大应力值的计算结果；
图17是表示AuGe连接焊料以及AuSn互连立柱连接焊料的陶瓷夹层组装的示意性剖视图；
图18的示意图给出了回流工艺之后改变管芯连接焊料厚度而获得的应力值的计算结果；
图19的示意图给出了回流工艺之后改变立柱互连焊料厚度而获得的应力值的计算结果；
图20的示意图给出了从使用在-60和200℃的极端周期温度的功率电子封装件的薄铜陶瓷层和厚铜陶瓷层中获得的计算最大应力；
图2l是阻焊层的布局图的示意性剖视图；
图22A至22G是采用单次或两次接合工艺来制造非平面衬底的两次蚀刻技术的剖视图；
图23是包括换热器单元的封装件的组装过程的分解图；
图24是使用可选的聚酰胺绝缘片的功率电子封装件的组装过程的分解图；
图25的电路图示出了功率电子封装件的电路；
图26是包括夹层功率模块、DC连接电容器板以及驱动单元的电源变换器系统的分解图，其均由集成的密封换热器进行冷却；
图27是电源变换器系统的顶部透视图；
图28是电源变换器系统的底部透视图；
图29A至29D是在具有公共电极立柱布局的相同芯片上的较大半导体器件和较小半导体器件的俯视图和仰视图，图29E和29F是可以与不同尺寸的半导体器件相适应的另一上方的高导热性绝缘衬底的俯视图和仰视图；
图30A和30B是另一上方的高导热性绝缘衬底的俯视图和仰视图；
图31的剖视图示出了另一功率电子封装件；
图32A和32B是上方的高导热性绝缘衬底的俯视图和仰视图；
图33A和33B是下方的高导热性绝缘衬底的俯视图和仰视图；
图34的剖视图示出了另一功率电子封装件；
图35A和35B是上方的高导热性绝缘衬底的俯视图和仰视图；
图36A和36B是下方的高导热性绝缘衬底的俯视图和仰视图；
图37的剖视图示出了另一功率电子封装件；
图38A和38B是上方的高导热性绝缘衬底的俯视图和仰视图；
图39A和39B是下方的高导热性绝缘衬底的俯视图和仰视图；
图40的剖视图示出了在半导体芯片边缘处的潜在线的拥挤情况；
图41的剖视图示出了在半导体芯片边缘处的潜在线的拥挤减少情况；
图42的剖视图示出了另一功率电子封装件；
图43的分解图示出了该功率电子封装件；
图44A和44B是上方的高导热性绝缘衬底的俯视图和仰视图；
图45A和45B是下方的高导热性绝缘衬底的俯视图和仰视图；
图46的剖视图示出了另一功率电子封装件；
图47A和47B是上方的高导热性绝缘衬底的俯视图和仰视图；
图48A和48B是下方的高导热性绝缘衬底的俯视图和仰视图；
图49A和49B的剖视图示出了功率电子封装件；以及
图50是电绝缘且导热的双面预封装IC元件的分解图，模压的引线部件、接触电极、半导体芯片等位于一对根据现有技术的陶瓷衬底部件之间。
具体实施方式
现在参照附图描述一种双面冷却功率电子器件的示例性实施例，在这些附图中，相同的标记表示相同的部件。
下面参照图1至图5B描述应用于功率电子封装件100的本发明的第一个示例性实施例。图1示出了该功率电子封装件100的横截面(图中仅仅示出了半桥整流器的一半，即一个晶体管20和一个二极管30)。例如，该功率电子封装件100包括两个功率半导体晶体管芯片20和两个功率半导体二极管芯片30，它们夹在两片高导热性绝缘非平面衬底1、2之间，其上面有图案化的金属电极7-10，从而当上方和下方的非平面衬底1、2接触时，它们与半导体芯片相接触。图2示出了该功率电子封装件的平面图和分解图。图3和4示出了上方和下方的非平面衬底的布局。图中示出了这两片高导热性绝缘非平面衬底1、2的内侧面和外侧面。功率半导体晶体管芯片20将上表面21和下表面22作为两个主表面。在每个晶体管芯片20的下方主表面22上，漏极或集电极23形成在整个表面上。在晶体管芯片20的上方主表面21上，小的矩形栅极24形成在上方主表面的选定区中，漏极或发射极25形成在剩余的上方主表面区中。功率半导体二极管芯片30也将上表面31和下表面32作为两个主表面。在功率半导体二极管芯片30的下方主表面32上，阴极32形成在整个表面上。在二极管芯片30的上方主表面31上，形成有阳极33，同时，阴极34形成在二极管芯片30的下方主表面32上。
下面参照图1至图28描述该功率电子封装件。上方和下方的高导热性绝缘衬底1、2包括绝缘的陶瓷衬底77和高导电性的金属电极7-10，它们通过直接接合铜、直接接合铝或活性金属钎焊料相接合。陶瓷衬底77包括从氧化铝、氮化铝、氮化硅、碳化硅或金刚石和铜或铝构成的组中取出的材料。每个上方和下方的高导热性绝缘衬底1、2也将内部的表面3、4和外部的表面5、6作为两个主表面。在上方的高导热性绝缘衬底1的内部主表面3上，设置有栅板、漏极或发射极以及阳极外部总线电极图案7a、7b、8a、8b、9a、9b、9c、10a、10b，如图3A至4B中的高导热性绝缘衬底1、2的俯视图所示。高导热性绝缘非平面衬底1、2上的这些外部总线电极图案7-l0是通过直接接合铜、直接接合铝的铜或铝材料或活性金属钎焊料进行一次接合两步蚀刻或两次接合两步蚀刻而形成的。除了这些外部总线电极图案7-10外，上方和下方的高导热性绝缘衬底1、2的内部主表面3、4上还设置有电绝缘区70。这两个衬底1、2包括多层交替叠置的电绝缘体和图案化的电导体，该电导体与各元件接触，从而进行机械连接和电气连接。调整衬底上导体区的表面轮廓，使它们拥有许多凸起区或立柱，以便在组装过程中相互接合，从而在衬底1、2之间提供机械互连和电气互连。根据一个示例性实施例，这些凸起区也可以用于在各元件和衬底之间提供电气连接和/或机械连接。这些接合区的数量、布局以及几何形状控制着非平面衬底1、2的机械分离。导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。
现在将描述导电区和绝缘区的形状。如图3A至4B所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，它还包括外部连接总线。在本实施例中，例如，半桥整流器采用两个晶体管20和两个二极管30工作。半导体芯片之间的距离是变量，这是因为它在确定整个功率电子封装件100的应力分布方面发挥着重要作用。
如图3A至4B所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，它还包括外部连接总线。两个半导体晶体管20和两个半导体二极管芯片30焊接在下方的高导热性绝缘非平面衬底2上。离开非平面衬底1、2上的半导体芯片接合区，用于定义DC总线的外部线路连接端子和渐出引线位于Z方向。图案化的连接总线位于上方和下方的高导热性绝缘非平面衬底1、2上，并能够将功率电子封装件100与栅极驱动单元(GDU)等外部电路进行直接集成，而不需要外部装置来补偿总线之间的高度差异。外部线路连接端子金属7-10局限于上方和下方的高导热性绝缘非平面衬底几何形状，而不从非平面衬底突出。
在功率电子封装件100中，为了实现机械稳定性和降低半导体芯片上的应力，在该模块的外围上存在着不导电的(non-electricallyactive)支撑立柱。这样有助于机械支撑，尤其在不导电的支撑立柱和半导体芯片之间的挤压接合形成期间，从而防止高导热性绝缘非平面衬底1、2中累积过度的压力。
如图5A和5B所示，上方和下方的高导热性绝缘非平面衬底1、2包括多层交替叠置的电绝缘体和图案化的电导体，该电导体与各元件接触，从而实现机械连接和电气连接。调整衬底上导体区的表面轮廓，以使它们拥有许多凸起区或立柱，以便在组装过程中相互接合，从而在两衬底之间提供机械互连和电气互连。根据一个示例性实施例，这些凸起区还可以用于在各元件和衬底之间提供电气连接和/或机械连接。导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。如图5A和5b所示，除了中间的渐出位置外，上方的高导热性绝缘衬底1上的区域46和47以及下方的高导热性绝缘衬底2上的区域48和48为功率电子封装件提供机械连接和电气连接。
图6A至6C的示意图示出了在不同阶段中的功率电子封装件，图6A描述了组装之前的封装件，图6B描述了回流工艺中的封装件，图6C描述了组装之后的封装件。封装件材料中的差分热膨胀系数将产生回流工艺后的应力。现有的各种应力如下：在开始高导热性绝缘非平面衬底时不相等的应力，在组装之前导致弯曲；对于当铜接触超过半导体芯片时的机械强度，铜一铜接合区中的张力；半导体芯片上的挤压力，同时过大的应力会损害半导体芯片；半导体芯片上的弯曲力，依赖于绝缘接合区的数量和位置以及它们之间的距离。为了优化功率电子封装件的设计，计算应力值来确定主要的封装参数。当进行组装过程的热力学分析时，几何形状的考虑是很重要的。在瓷板内优化用于定义蚀刻特性的参数对于降低陶瓷夹层组装后产生的残余应力很重要。易受到高合力影响的区域主要是半导体芯片(管芯)的侧桩结构、互连立柱以及支撑立柱。
合应力的局部增强体现在所研究的模型中的尖角。为了研究我们能够减小沿着半导体芯片拐角的应力值的峰值的范围，我们将曲度(curvature)引入在X-Y平面上具有半径为rd的管芯拐角中，例如半径rd是5mm的管芯。因为半导体的激光切割通常在直角处留下相互垂直的边缘，所以将不考虑在Z方向中的曲度。在图7的网状3D模型中可以看到该管芯曲度。将半导体芯片连接到下方的高导热性绝缘非平面衬底上，针对每个rd，对与AuGe芯片连接焊料紧邻的材料层的von Mises(冯·米赛斯)应力值(SEQV)进行提取。在图8中示出了这些结果。正如所期望的那样，可以清楚地看到指数式衰减趋势，可以观测到SEQV在150和200μm的曲度半径之间急剧减小。从起始组装模型中可以看到，较大的应力远远超过AuGe焊料的σUTS，这是因为该层比夹着它的其他层要厚。外部衬底的蚀刻后的铜表面具有大约该材料的σUTS左右的应力值，且SEQV变化量是最大值和最小值的27％。SiC的底面对于改变的rd，在应力值方面表现12％的扩展。这些SEQV值均明显低于材料的最大张力强度，这表明在管芯连接期间，半导体管芯拐角的曲度不会严重影响管芯内的力。针对rd＝250μm，在第二次回流工艺后，对于4mm立柱互连的接合，由于SiC管芯的完全弹性行为，在其内可以观测到较大的应力，具有指数衰减到653MPa的28％的扩展，当改变立柱曲度半径rd时，在图9中可以看到σUTS(SiC)的18％的扩展。当这稍微超过SiC的(σUTS时，这将在实际组装中饱和到材料的屈服应力。当AuSn焊料周围的其他材料中的应力远高于它们相应的σUTS值时，它们均指数地逐渐衰减，从而表明圆形互连立柱(从rd至无穷，即，∞)能很好地降低上方的高导热性绝缘非平面衬底中的残余应力，如图10A至10E所示。
离开管芯附近区域，发明人研究了渐出立柱的几何形状。这里，发明人考虑绕着AuSn互连焊料层相对称的结构。然后改变渐出立柱的曲度，开始时，将边长为2mm的完全正方形的立柱结构变成具有rout＝1mm的完全圆形的立柱结构。在对AuSn焊料回流之后(与第二次回流工艺类似)，针对每个rout，提取模型中总的最大应力，如图11所示。当AuSn焊料层确实承受所期望的增强的弹性应力值时，coppwer立柱中的von Mises应力曲线显示：当从正方形变成圆形渐出立柱时，σcu减小37％。立柱结构中明显低的应力值表明，AuSn回流工艺对渐出立柱附近区域中的两个衬底层上的蚀刻内部铜层影响很小。相反，从前面部分可以看到，该接合工艺对半导体芯片附近区域的互连立柱中的总应力有着更加严重的影响。
除了X-Y平面上的曲度外，将蚀刻半径引入到Z方向中的渐出立柱结构中(半径取互连立柱高度的一半)。该曲度能很好地接近蚀刻后的非平面衬底的实际内表面。对于完全圆形的渐出立柱，焊料回流后的残余应力的提取显示在σmax。中从117MPa到84MPa的30％的改善，如图12A至12D所示。同样，图中示出了分析中所使用的网状模型。
在该功率电子封装件的设计中，例如，渐出立柱是蚀刻特征，其包括相应衬底的内部铜层上的300μm的铜块，如图13A和13B所示。但是，着眼于支撑立柱，这种蚀刻一路直达陶瓷层，从而产生例如500μm高的电绝缘立柱。支柱结构的几何形状中的这种微小改变对组装之后的残余应力有影响。在图13A和13B中也示出了使用在该分析中的网状模型。该模型包括X-Y平面和Z方向中的曲度。发明人研究了改变支柱凹处距离Xrec。的影响，如图所示。在图14中示出了由AuSn立柱连接焊料回流产生的针对所有Xrec。的铜和陶瓷层中所提取的von Mises应力。从图中显而易见，在结构中所获得的应力值低于相应材料的最大张力强度。此外，铜和氧化铝层的趋势彼此相反，其中，当σ(Cu)随着增大的Xrec。而增大时，σ(Al2O3)减小。过分大的凹处将导致铜层的塑性变形，从而对支撑立柱结构施加几何形状约束。因为在氧化铝层中可看到指数减小趋势低于σUTS(Al2O3)，所以将Xrec。保持为尽可能小的设计值将防止铜的任何塑性变形，这是由于组装后在层中累积了残余应力。
衬底1、2上的立柱结构的间距是另一个需要分析的重要问题。由于过多的节点数，在该分析中使用了2D模型，在图15A和15B中示出了一个示例。这些模型包括立柱结构，其均处于衬底的内部(高度为300μm)，且是电绝缘结构，该结构向下蚀刻500μm至陶瓷层。
AuSn焊料回流工艺的解决方案显示，应力曲线与上述分析中的焊料层不对称，如图16所示，对于主结构，Xp＝9.5mm。
为了电绝缘而对铜层完全向下蚀刻所造成的上方衬底1内部铜层中的破裂在该层中留下90度拐角，这导致下面陶瓷中的集中应力提高。针对每个Xp，提取这些层的每个层中的最大von Mises应力值。从图中显而易见，这些应力值低于每种材料的σUTS，虽然多数材料层的指数增大趋势将随着支柱之间的间距增大到较大值而导致高的应力。但是，由于陶瓷表面上的铜蚀刻的性质，上方和下方的衬底1、2上的氧化铝对支柱间距的反应不同。增大支柱间距能减小上方衬底氧化铝中的挤压力，从而降低该层中的应力。在图16中可看到该趋势。
为了确定管芯连接和支柱连接焊合工艺对周围层中所形成的残余应力的影响程度，在相应的焊料回流工艺期间，将管芯连接td和支柱连接tp的厚度进行焊接。当研究td时，在回流工艺之后停止组装过程，但在tp为变量的情况下，模拟两次焊料回流工艺(在该情况下，td在100μm处保持不变)。将这些参数表示在图17给出的陶瓷夹层的剖视简图上。图18示出了当改变td时针对上方的衬底铜层和半导体芯片获得的所提取的最大von Mises应力。两种材料承受的力均低于它们相应的σUTS值，并且随着td增大而指数减小。当焊料厚度的影响在这些周围层中起主导作用时，在焊料本身中提取的应力值超过其屈服应力，因而由于塑料变形而应当实际地达到饱和。但是，可观测到完全弹性变形的高应力特征。当保持td不变而改变tp时，随着tp达到无穷即∞，可以看到类似的指数减小趋势，如在图19中的所提取应力值所示。由于两层焊料分别位于半导体芯片的两侧，所以希望管芯中产生的应力超过材料的屈服应力。这在所研究的所有AuSn焊料厚度中所看到的高提取von Mises应力中是显而易见的。当上方的衬底层和AuSn立柱互连焊料层中的应力处于它们的(σUTS值的可接受范围内时，使用较厚的焊料将降低陶瓷夹层封装件的各种层中的残余应力。
图20的绘图中示出了在热循环的两个极限温度下陶瓷氧化铝中的最大Von Mises应力，该最大Von Mises应力是在不同的tcera。下从不同类型的衬底中提取出来的。从绘图突出显示的趋势中可看到，较厚的陶瓷层将降低氧化铝层中的应力，因为现在它将能够承受内部和铜层在其两侧面上的剪应力和挤压应力。此外，可以看到，传统的无阱(well)结构中的应力低于厚衬底，这解释了实验中观测到的延长的寿命。
在上述部分中，半导体芯片承受的应力很好地落到了塑性变形范围内，同样，因为这里的分析涉及完全弹性的材料模型，所以希望所提取的剪应力应力值超过σUTS(半导体材料)，如图表所示。同样，由于半导体芯片周围的AuGe和AuSn焊料层内的FEA部件的高纵横比，以及，这些部件内的集成点和它们的定义节点紧密接近，可以观测到超过相应材料σUTS值的应力。
不导电的支撑立柱的数量和形状也是参数，因为它在确定整个功率电子封装件10上的应力分布时也发挥着重要作用。在考虑支撑立柱的情况下，有三种布局图变化，并且，提出了九个和五个支撑立柱结构。中间的立柱连接至渐出端子，且具有相同的尺寸。图10A至10C示出了可能有九个(P1)和五个(P2)、(P3)立柱位置的结构，其包括中间的渐出立柱。这些衬底包括多层交替叠置的电绝缘体和图案化的电导体，该电导体与各部件接触，从而实现机械连接和电气连接。调整衬底上导体区的表面轮廓，以使它们拥有许多凸起区和立柱，以便在组装过程中将其相互接合，从而在两个衬底之间提供机械互连和电气互连。根据示例性实施例，这些凸起区也可以用于在各元件和衬底之间提供电气连接和/或机械连接。导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。
为将这些电绝缘立柱区接合起来，阻焊层50保护焊料45的溢出，以防在回流工艺结束后导致短路。阻焊层被丝网印刷在立柱上，且具有有限的线条宽度，例如400μm(平均位置Qs(x，y)±200μm)。焊料45膏体在栅极焊盘上的丝网印刷需要容限为200μm的模版，如图21所示。对于图案化的电极，其使用与半导体芯片的电气连接，也可以使用这种阻焊层。在半导体芯片上，制造工艺确保将足够的聚酰胺涂敷在器件焊盘上，从而使阻焊层成为冗余的。
例如，这些高导热性绝缘非平面衬底1、2的制造是通过对直接接合铜进行蚀刻而完成的。在工艺流程的旁边示出了每一步所需的各种层。具有单次或两次接合工艺的两次蚀刻技术用于制造非平面衬底1、2，如图22A至22G所示。在两次接合、两次蚀刻工艺中，例如，初始材料是300μm厚的陶瓷，在其两面上接合有薄铜板(200μm)(图22A的步骤1)。然后，如模板所指示的那样，进行蚀刻(图22B的步骤2)，此后,300μm的厚铜板接合到蚀刻过的薄铜板的表面上(图22C的步骤3)。然后，蚀刻厚铜板，以得到最终图案化的直接接合铜板衬底(图22D的步骤4)。在单次接合技术中，开始时，将500μm的厚铜板接合到陶瓷上(图22E的步骤1)，然后根据需要，执行两次蚀刻过程，从而得到蚀刻后的直接接合铜板衬底(图22F和22G的步骤2和3)。两次接合两次蚀刻工艺能够较好地控制蚀刻特征的横向扩张ls(例如，控制在100和250μm内)，但是两次蚀刻导致第一200μm铜板层的过度蚀刻。单次接合两次蚀刻工艺可得到更加光滑的铜表面。
在图23中也示出了具有半导体芯片和换热器单元接合的功率电子封装件100的不同组装阶段。两片高导热性绝缘衬底1、2面对面靠近，从而两个半导体晶体管芯片20和两个二极管芯片30夹在两片高导热性绝缘衬底1、2中间。因此，上方的高导热性绝缘衬底1上的图案化电极图案7a、7b、8a、8b、9a、9b、9c、下方的高导热性绝缘衬底2上的晶体管芯片20的控制栅极24、漏极或发射极25以及二极管芯片30的前面阴极34经由它们之间的焊料45和/阻焊层50聚到一起。然后，上述接触部分用电烤盘或加热炉或其他执行回流焊接的设备进行加热。高导热性绝缘衬底1、2之间的空隙由不导电接合立柱均匀地控制，其几乎是初始铜金属厚度值的两倍，例如为大约0.3mm至5mm。这种夹层封装件的间隙还考虑了在回流工艺后焊料45的厚度。
在该功率电子封装件中，接合区控制着非平面衬底1、2的机械分离，因此，不必在两片高导热性绝缘非平面衬底1、2之间插入隔离片。在将半导体芯片焊接到高导热性绝缘衬底1、2的电极图案时，焊料被丝网印刷而附着到电极图案的接合部分上，或者，钎焊料的衬箔可以夹在半导体芯片的电极和电极图案的接合部分之间。
在本实施例中，在第一次焊接操作中(例如，高熔点焊料45，AuGe)，将所有半导体芯片焊接到下方的高导热性绝缘非平面衬底2上，然后，将上方的高导热性绝缘衬底1靠近，执行第二次焊接操作(低熔点焊料45，例如，AuSn)。或者，可以使用相同熔点的焊料45，例如AgSn，瞬间液相(transient liquid phase)工艺，在单次焊接操作中完成该组装工艺，将半导体芯片夹在高导热性绝缘衬底1、2之间。在第二次焊接操作中，可以使用焊料45的大凸块，因为它能够控制在焊接操作中使用的焊料45的量。对于主电极焊盘，可以在半导体芯片上形成多个大尺寸的焊接凸块，而非一个凸块。对于这些凸块的材料，优选基于金的焊料45，例如AuGe和AuSn。为了控制高导热性绝缘非平面衬底1、2上的图案化电极上的焊料45厚度，也可以使用阻焊层50，来控制在回流工艺后焊料45的量。执行上述焊接后，在两片高导热性绝缘衬底1、2之间填充诸如硅树脂之类的绝缘树脂，并在特定温度烘烤而进行硬化。填充在空隙中的密封剂可以消除结构中的气穴，从而当涉及高电场时导致空气绝缘破坏。或者，在组装过程中，可以将聚酰胺绝缘薄片插在两片高导电性绝缘非平面衬底之间，如图24所示。
根据本实施例，半导体芯片夹在两片高导热性绝缘衬底1、2之间，并且，半导体晶体管20和二极管芯片30的电极以及高导热性绝缘衬底1、2的电极图案通过焊接(例如，AuSn和AuGe焊接)相接合，从而制造出功率电子封装件。半导体芯片产生的热量顺畅地从半导体芯片的上表面和下表面传输到高导热性绝缘衬底1、2，并因此从那里快速辐射出去。
这两片高导热性绝缘非平面衬底1、2的外表面经过阶跃蚀刻而形成脊(ridge)43，从而改善与换热器80的集成。换热器80在其底面上有研磨过的凹体(milled grove)。对暴露出来的铜板外缘周围的凸块表面(脊结构)进行蚀刻，从而能够将换热器主体稳固地设置在适当的位置。用相同的绝缘树脂或者使用低温焊料45来密封换热器单元，如图23所示。
在高导热性绝缘衬底1、2的电极图案中提供外部总线连接端子。底部陶瓷的激光陶瓷切除或陶瓷切割在完全组装后可以暴露出电气连接总线。因此，因此，不必提供独立的端子来连接到外部线路，以及，将这些端子连接至电极图案。具体而言，在外部线路连接端子中，主DC总线端子在相同方向延伸，而栅极驱动单元的控制电极端子沿着相反方向延伸到主电极端子。由于采用这种结构易于分离控制线和电源线，所以这种结构能够抵抗电磁干扰噪声。此外，这种电极布局图设计有效地降低了功率电子封装件100的杂散电感。
功率电子封装件100容纳有一个半桥功率级。它包括两个串联的半导体晶体管20，每一个晶体管有它自己的恢复二极管30，与其具有相同的等级。图25示出了按照上述方式制造出来的功率电子封装件10的电路图。图中示出了功率电子封装件100中的半导体芯片的布局图。如图25所示，晶体管20的漏极或集电极连接至正的DC总线端子，晶体管20的源极或发射极连接至负的DC总线端子，晶体管20的栅极连接至栅极驱动单元端子。同样，二极管30的端子连接至晶体管20的具有相应极性的漏极或集电极和源极或发射极。第二晶体管20的漏极或集电极连接至第一晶体管20的源极或发射极，第二晶体管20的栅极也连接至栅极驱动单元端子。中间的接合区连接上方和下方的DC总线端子，以便发出异相(phase out)信号。第二个二极管30的端子连接至第二晶体管20的具有相应极性的漏极或集电极和源极或发射极。通过接合多个半导体芯片，这样的结构可以从所述的半桥电路扩展到完全的三相变换器电路。
参照图26图、27和图28，将描述一种电源变换器系统，其利用换热器单元的所有面，对功率模块、DC连接电容器板以及栅极驱动单元进行冷却。图26是该变换器系统的分解图。该功率电子封装件包括三个图25所述的半桥电路，其构成完全的三相变换器模块。在该变换器系统中，下方的换热器的第一面夹紧电子封装件100，同时，半桥电路的各个栅极驱动器单元夹紧另一面。另一方面，上方的换热器的第一面夹紧电子封装件100，同时，半桥电路的各个DC连接电容器板夹紧另一面。这种结构可以使变换器系统在高操作温度下工作。图27和图28是从顶侧和底侧看到的电源变换器系统三维视图。
下面将参照图29A至30B描述第二个示例性实施例中的功率电子封装件。该封装件与图1至28所示的封装件的差别将在下面进行描述。
图29E、29F、30A和30B是上方和下方的高导热性绝缘衬底的俯视图和仰视图。为了迎合在相同芯片上同时有大和小的半导体器件，考虑了一种公共电极立柱布局图(结构D1和D)，从而使它们排列对准到两个几何体的半导体晶体管20接合电极焊盘。图案化电极接合区的大小设为大约略小于半导体晶体管20接合电极焊盘的大小，并且，图案化电极的投影高度设为高于外部连接总线的高度。如栅极等薄体特征的曲度得到了增加，以消除尽可能多的90度拐角。
正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，且所有的外部连接总线位于上方的高导热性绝缘衬底上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。两个主表面前后相互颠倒的半导体晶体管20和二极管芯片30插在这两片高导热性绝缘衬底1、2之间。第一半导体晶体管20和第一二极管30以及第二半导体晶体管20和第二二极管芯片30焊接到下方的高导热性绝缘衬底2上。其他结构与第一个示例性实施例相同。采用这种结构，也能够改善功率电子封装件10内的热产生和切应力分布。
下面将参照图31至图33B描述第三个示例性实施例中的功率电子封装件。该封装件与图1至28所示的封装件的差别将在下面进行描述。
如图31所示，两片高导热性绝缘非平面衬底1、2的每个外表面没有为便于同换热器80的改进集成而被蚀刻。该示例性实施例提供了使用集成式或非集成式换热器80来冷却该夹层结构的两个面的自由。两片高导热性绝缘非平面衬底1、2的平坦外表面适于使用封闭式微通道换热器80单元，其使用之间的导热部件来提高热辐射性能。但是，这将会增加功率电子封装件100的热阻，但是，由于未直接接合换热器80单元，这种结构减轻夹层结构上的总应力。这种结构也可以装配在用空气冷却的换热器80单元上。其他结构与第一个实施例相同。采用这种结构，也能够改善功率电子封装件100内的热产生和切应力分布。
图32A至33B是上方和下方的高导热性绝缘衬底的俯视图和仰视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，且所有的外部连接总线位于上方的高导热性绝缘衬底上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。第一半导体晶体管20和第一二极管30以及第二半导体晶体管20和第二二极管芯片30焊接到下方的高导热性绝缘非平面衬底2上。
下面将参照图34至图36B描述第四个示例性实施例中的功率电子封装件。该封装件与图1至28所示的封装件的差别将在下面进行描述。
如图34所示，半导体芯片以对称方式装配在上方和下方的高导热性绝缘非平面衬底1、2上。两个主表面前后相互颠倒的半导体晶体管20和二极管芯片30插在这两片高导热性绝缘衬底1、2之间。具体而言，第一晶体管20和第一二极管芯片30焊接到上方的高导热性绝缘衬底1上，而第二晶体管20和第二二极管芯片30焊接到下方的高导热性绝缘衬底2上，它们是前后相互颠倒的关系。其他结构与第一个实施例相同。采用这种结构，也能够改善功率电子封装件100内的热产生和切应力分布。
图35A至36B是上方和下方的高导热性绝缘衬底的俯视图和仰视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，且所有的外部连接总线位于上方的高导热性绝缘衬底上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。第一半导体晶体管20和第一二极管30以及第二半导体晶体管20和第二二极管芯片30分别焊接到上方和下方的高导热性绝缘非平面衬底1、2上。
下面将参照图37至图39B描述第五个示例性实施例中的功率电子封装件。该封装件与图1至28所示的封装件的差别将在下面进行描述。
如图37所示，两片高导热性绝缘非平面衬底1、2的每个外表面没有为便于同换热器80的改进集成而被蚀刻。该实施例提供了使用集成式或非集成式换热器80来冷却该夹层结构的两个面的自由。两片高导热性绝缘非平面衬底1、2的每个平坦外表面适于使用封闭式微通道换热器80单元，其使用之间的导热部件来提高热辐射性能。但是，这将会增加功率电子封装件100的热阻，但是，由于未直接接合换热器80单元，这种结构减轻夹层结构上的总应力。这种结构也可以装配在用空气冷却的换热器80单元上。其他结构与第四个实施例相同。采用这种结构，也能够改善功率电子封装件100内的热产生和切应力分布。
图38A至39B是上方和下方的高导热性绝缘衬底的俯视图和仰视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，且所有的外部连接总线位于上方的高导热性绝缘衬底上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。第一半导体晶体管20和第一二极管30以及第二半导体晶体管20和第二二极管芯片30分别焊接到上方和下方的高导热性绝缘非平面衬底1、2上。
下面将参照图40至图45B描述第六个示例性实施例中的功率电子封装件。该封装件与图1至28所示的封装件的差别将在下面进行描述。
在半桥整流器的工作过程中，上方衬底铜引线的电势低于下方衬底铜引线的电势。这导致电场在两个陶瓷片中间的空腔内累积，在陶瓷板中，相等间距的电势线与衬底平行，如图42所示。在半导体芯片的边缘处，这些电势线从耗尽区(由于端结构)内向外弯曲到该气腔。例如，在上方衬底上蚀刻过的铜立柱的高度为300μm，即是半导体芯片的厚度。上方和下方衬底之间的这种600μm分离进一步使得电势线从半导体芯片的边缘弯曲出来，因为它们在气腔中重新分布。这种电场增强可以通过激光切割后管芯边缘的粗糙化来进一步提高。不经意间，这就引起了半导体芯片边缘处的电势拥挤现象，因为在该区域累积了高电场，从而可能会导致半导体在芯片边缘处过早的击穿(breakdown)。
把蚀刻过的窗引入到厚铜衬底瓷板中以尝试解决该问题，从而防止边缘击穿，如图43所示。这里，例如，未蚀刻过的铜层厚度为500μm，而窗基部上的铜层厚度为200μm。但是，为了使这些阱防止沿着管芯外围的高电场，管芯和阱边缘之间的间距必须是大约lOμm的量级。由于蚀刻工艺过程中涉及的偏差以及管芯连接过程的对准精度，这从物理学角度来说是不可能的。在实际情况下，例如，由于目前技术的蚀刻工艺，将阱设计成比所使用的管芯大450μm。当这不会改变管芯边缘处局部场增强的情形时，从机械角度来说，由于Cu层较厚，这些阱结构将使得陶瓷夹层更加稳定。上方和下方衬底上的较厚铜层也可以提供另一种封装件改变。
此外，上述模拟结果表明，铜层厚度对上方衬底显然有着很大的影响。这里，具有500μm铜层的衬底在铜层的外部和内部以及陶瓷层中表现出更低的残余应力。较厚的铜层将上方衬底上的内部铜层中的残余应力减小40％，如果其移至弹性变形区域而低于其屈服应力点的话。上部DBC中的陶瓷层应力也表现出33％的应力值减小。底部DBC上的应力值几乎没有表现出提高，因为这通过半导体芯片和管芯连接焊料的附近材料的应力值中的饱和而被屏蔽。
如图42所示，下方的高导热性绝缘非平面衬底2的内表面已经经过蚀刻，从而有一个或多个凹处或阱，元件设置于其内。这种结构使得下方的高导热性绝缘非平面衬底2的厚度大于上方的高导热性绝缘非平面衬底1的厚度。图43是该功率电子封装件的分解图，图44A至45B是上方和下方的高导热性绝缘衬底的俯视图和仰视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，且所有的外部连接总线位于上方的高导热性绝缘衬底1上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。两个半导体晶体管20和两个半导体二极管芯片30焊接到下方的高导热性绝缘非平面衬底2上。其他结构与第一实施例相同。
下面将参照图46至图48B描述第七个示例性实施例中的功率电子封装件。该封装件与图40至45B所示的封装件的差别将在下面进行描述。
在本实施例中，如图46所示，下方的高导热性绝缘非平面衬底2的内表面已经经过蚀刻，从而有一个或多个凹处或阱，元件设置于其内。此外，上方的高导热性绝缘非平面衬底1的铜层与下方衬底2的厚度相匹配。这种结构使得上方和下方的高导热性绝缘衬底1、2具有比第一个实施例较厚的铜板厚度。图47A和48B是上方和下方的高导热性绝缘衬底1、2的俯视图和仰视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，其中所有的外部连接总线位于上方的高导热性绝缘衬底1上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。两个半导体晶体管20和两个半导体二极管芯片30焊接到下方的高导热性绝缘非平面衬底2上。其他结构与第一实施例相同。
下面将参照图49A和图49B描述第八个示例性实施例中的功率电子封装件。这些封装件与图1至28所示的封装件的差别将在下面进行描述。
在图49所示的实施例中，半导体芯片以对称方式装配在上方和下方的高导热性绝缘非平面衬底1、2上。两个主表面前后相互颠倒的半导体晶体管20和二极管芯片30插在这两片高导热性绝缘衬底1、2之间。具体而言，第一晶体管20和第一二极管芯片30焊接到上方的高导热性绝缘衬底1上，而第二晶体管20和第二二极管芯片30焊接到下方的高导热性绝缘衬底2上，它们是前后相互颠倒的关系。其他结构与第一个实施例相同。采用这种结构，也能够改善功率电子封装件100内的热产生和切应力分布。
图49A和49B是两种可能结构中的上方和下方的高导热性绝缘衬底1、2的剖视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，其中所有的外部连接总线位于上方的高导热性绝缘衬底上。上方的高导热性绝缘衬底1在尺寸上大于下方上部的高导热性绝缘衬底2。第一半导体晶体管20和第一二极管30以及第二半导体晶体管20和第二二极管芯片30分别焊接到上方和下方的高导热性绝缘非平面衬底1、2上。
本发明一般涉及一种功率电子封装件，其包括两片带有多个电子元件的衬底。具体而言，该封装件包括一个或多个半导体管芯和其他类似形状的电子元件，它们装配在两片高导热性绝缘非平面衬底之间。独特的非平面衬底充当连接大区连接立柱，从而实现低电阻和热阻。这些非平面衬底包括多层交替叠置的电绝缘体和图案化的电导体，所述电导体与各元件接触，从而实现机械连接和电气连接。调整衬底上导体区的表面轮廓，以使它们拥有许多在组装过程中相互接合的凸起区或立柱，从而在两片衬底之间提供机械互连和电气互连。这些接合区的数量、布局以及几何形状控制着非平面衬底的机械分离。导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。
具体而言，在完全组装过程后用压式接触在功率电子封装件中实现均匀的应力分布，这样可以降低半导体芯片应力，且在直接的双面冷却配置中提高热辐射性能。两片高导热性绝缘非平面衬底用于消除引线接合。固态的铜板互连立柱取代了半导体芯片的活动表面上的引线，从半导体芯片的两个主表面不仅提供了很好的电气路径，而且还提供了很好的热冷却路径。这样的功率电子封装件可以具有明显较低的半导体芯片接合点温度，因为热冷却机构连接至产生热量的芯片区。
该双面冷却功率电子封装件已经被证明是非常有用的，尤其在那些需要在极端高温热循环中延长寿命的电子模块中。该功率电子封装件结构从器件通往外部焊盘不涉及任何接合线，所以大大降低了接合点的数量，从而提高了可靠性以及降低了该结构内的寄生电感和电阻。
根据一种功率电子封装件，半导体芯片插在两片高导热性绝缘非平面衬底中间，该半导体芯片的电极和高导热性绝缘非平面衬底上的电极图案直接接合起来，而不需要引线接合。非平面衬底包括多层交替叠置的电绝缘体和图案化的电导体，所述电导体与各元件接触，从而实现机械连接和电气连接。调整衬底上导体区的表面轮廓，以使它们拥有许多凸起区或立柱，它们在组装过程中相互接合，从而在两片衬底之间提供机械互连和电气互连。导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。这些接合区的数量、布局以及几何形状控制非平面衬底的机械分离。导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。半导体芯片产生的热量顺畅地从该半导体芯片的两个主表面传输到两片高导热性绝缘非平面衬底，从而快速辐射出去。直接的双面冷却配置进一步降低了功率电子封装件的热阻。
根据本发明的另一方面，一个或多个半导体管芯和其他类似形状的电子元件装配在两片高导热性绝缘非平面衬底之间，它们的热膨胀系数较低，且有两个前后彼此颠倒的主表面。衬底包括多层交替叠置的电绝缘体和图案化的电导体，所述电导体与各元件接触，从而实现机械连接和电气连接。调整衬底上导体区的表面轮廓，从而在一个或两个衬底上存在一个或多个凹处或阱，元件置于其内。接合区可以由表面轮廓或由区域选择性接合工艺的应用来控制。这些接合区的数量、布局以及几何形状控制非平面衬底的机械分离。该接合过程使得在两个衬底之间实现机械互连和电气互连，导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。并且，该夹层结构的装配温度高于最高工作温度，所以，冷却时在元件中留下净残余挤压力。
根据本发明的另一方面，一个或多个半导体管芯和其他类似形状的电子元件装配在两片高导热性绝缘非平面衬底之间，它们有两个前后彼此颠倒的主表面。该功率封装件将具有凸起特征的第一非平面衬底与具有凹处的第二非平面衬底组合起来，如本发明的上述两部分所述。接合区可以由表面轮廓或由区域选择性接合工艺的应用来控制。这些接合区的数量、布局以及几何形状控制非平面衬底的机械分离。接合区的几何形状是这样的，即：在接合过程中有选择性地施加挤压力，从而在接合后在元件中留下净残余挤压力。并且，该接合过程使得在两个衬底之间实现机械互连和电气互连，导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。
根据本发明的另一方面，一个或多个半导体管芯和其他类似形状的电子元件装配在两片高导热性绝缘非平面衬底之间，它们有两个前后彼此颠倒的主表面。该功率电子封装件将第一衬底与具有凸起或凹处特征的第二衬底组合起来，其中，图案化的导电层与各元件接触，且第一衬底是不具有凸起或凹处特征的平面。接合区可以由表面轮廓或由区域选择性接合工艺的应用来控制。这些接合区的数量、布局以及几何形状控制非平面衬底的机械分离。接合区的几何形状是这样的，即：在接合过程中有选择性地施加挤压力，从而在接合后在元件中留下净残余挤压力。并且，该接合过程使得在两个衬底之间实现机械互连和电气互连，导体层被隔离成许多电绝缘区，从而将电路局限在一个或两个衬底上。
此外，这些高导热性绝缘非平面衬底包括绝缘的陶瓷衬底和高导电性金属，它们通过直接接合铜、直接接合铝或活性金属钎焊料接合起来。此外，绝缘的陶瓷衬底包括从氧化铝、氮化铝、氮化硅、碳化硅或金刚石和铜或铝金属构成的组中取出的材料。在这种情况下，由于绝缘的陶瓷衬底的热膨胀系数接近半导体芯片的热膨胀系数，所以，能够降低半导体芯片和电极图案之间起作用的热应力。另外，高导热性绝缘非平面衬底的非接合区的高度小于接合区的高度，从而在两片高导热性绝缘非平面衬底之间提供足够的封装空隙。例如，注入空隙中的密封剂，如硅橡胶，可以减少结构中气穴的数量，因此当涉及高电场时导致空气绝缘破坏。或者，聚酰胺绝缘薄片插在两片高导电性绝缘非平面衬底之间，以防止电击穿。或者，该功率电子封装件还包括位于高导热性绝缘非平面衬底的夹层表面之间的聚酰胺薄片，以密封所述半导体芯片和其他类似形状的电子元件，从而在外部电气连接之间提供电绝缘。
虽然上面参照优选实施例对本发明进行了描述，但应当理解的是，本发明不限于这些优选实施例和结构。本发明意在覆盖各种修改和等价物。此外，虽然各种组合和配置是优选的，但是，其他组合和配置，包括更多、更少或仅仅一个部件，也落入本发明的精神和保护范围。

Claims (31)

1.一种功率电子封装件，包括：
第一和第二高导热性绝缘非平面衬底(1、2)；以及
多个半导体芯片(20)和多个电子元件(30)，设置在所述第一和第二高导热性绝缘非平面衬底(1、2)之间，其中：
所述第一和第二高导热性绝缘非平面衬底(1，2)均包括交替叠置的多个电绝缘体层(77)和图案化的电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)；
所述电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)以机械和电气连接的方式与所述电子元件(30)相连接；
所述第一和第二高导热性绝缘非平面衬底(1、2)还均包括多个凸起区或立柱(70)；
所述凸起区或立柱(70)接合在一起，从而将所述第一和第二高导热性绝缘非平面衬底(1、2)机械连接和电气连接；
调整所述凸起区或立柱(70)的数量、所述凸起区或立柱(70)的排列以及每个凸起区或立柱(70)的形状，从而在所述第一和第二高导热性绝缘非平面衬底(1、2)之间获得机械分离；以及
所述电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)被彼此分开和隔离，从而在所述第一和第二高导热性绝缘非平面衬底(1、2)中的至少一个衬底上设置多个电路(7a、7b、8a、8b、9a、9b、9c、10a、10b)。
2.一种功率电子封装件，包括：
第一和第二高导热性绝缘非平面衬底(1、2)；以及
多个半导体芯片(20)和多个电子元件(30)，设置在所述第一和第二高导热性绝缘非平面衬底(1、2)之间，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)均包括交替叠置的多个电绝缘体层(77)和图案化的电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)；
所述电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)以机械和电气连接的方式与所述电子元件(30)相连接；
所述第一和第二高导热性绝缘非平面衬底(1、2)还均包括多个凹处或阱；
所述凹处或阱被设置在所述第一和第二高导热性绝缘非平面衬底(1、2)中的至少一个衬底的预定区域上，所述电子元件(30)位于所述预定区域上；
所述第一和第二高导热性绝缘非平面衬底(1、2)通过多个接合区(70)进行机械接合和电气接合；以及
所述电导体层(7a、7b、8a、8b、9a、9b、9c、10a、10b)被彼此分开和隔离，从而在所述第一和第二高导热性绝缘非平面衬底(1、2)中的至少一个衬底上设置多个电路(7a、7b、8a、8b、9a、9b、9c、10a、10b)。
3.根据权利要求1所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)中之一包括多个凹处；
所述凹处被设置在所述第一和第二高导热性绝缘非平面衬底(1、2)中的所述之一的预定区域上，所述电子元件(30)位于所述预定区域上；
所述第一和第二高导热性绝缘非平面衬底(1、2)通过多个接合区(70)进行机械接合和电气接合；以及
所述凸起区或立柱(70)提供所述接合区(70)。
4.根据权利要求3所述的功率电子封装件，其中：
所述第一高导热性绝缘非平面衬底(1)具有无任何凹处的平面。
5.根据权利要求1-4中任何一项所述的功率电子封装件，其中：
所述凸起区或立柱(70)在所述第一和第二高导热性绝缘非平面衬底(1、2)之间提供多个接合区(70)；以及
所述接合区(70)具有预定的排列，其能够在所述第一和第二高导热性绝缘非平面衬底(1、2)中的至少一个衬底以及外部电路之间进行连接。
6.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)之间的所述机械分离由所述凸起区或立柱(70)的材料来控制；以及
所述凸起区或立柱(70)的材料具有高热膨胀系数。
7.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
每个半导体芯片(20)包括第一和第二主电极(23-25)；
所述第一主电极(23-24)被设置在所述半导体芯片(20)的第一主表面上；
所述第二主电极(25)被设置在所述半导体芯片(20)的第二主表面上；以及
所述第二主表面(22)与所述第一主表面(21)相对。
8.根据权利要求7所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘衬底(1、2)均包括第一和第二外表面(3-6)；
所述第一外表面(3-4)在一个半导体芯片(20)的电极(23-25)和一个电子元件(30)的电极(33-34)之间提供连接；以及
所述第一外表面(3-4)和所述第二外表面(5-6)提供用于进行双面电气连接的外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)。
9.根据权利要求8所述的功率电子封装件，其中：
所述半导体芯片(20)包括半导体晶体管芯片(20)；
所述电子元件(30)包括二极管芯片(30)；以及
所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)包括第一外部总线(7a、7b、8a、8b、9a、9b、9c)，其用于在所述半导体晶体管芯片(20)的所述第一主电极(23-24)与所述二极管芯片(30)的所述第一主电极(33)之间进行连接。
10.根据权利要求9所述的功率电子封装件，其中：
所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)还包括第二外部总线(10a、10b)，其用于在所述晶体管芯片(20)的所述第二主电极(25)与所述二极管芯片(30)的所述第二主电极(34)之间进行连接。
11.根据权利要求8所述的功率电子封装件，其中：
所述半导体芯片(20)和所述电子元件(30)夹在所述第一和第二高导热性绝缘非平面衬底(1、2)的所述第一外表面(3-4)之间。
12.根据权利要求3所述的功率电子封装件，其中：
所述接合区(70)包括多个不导电的接合区(70)；以及
调整所述不导电接合区(70)的数量、所述不导电接合区(70)的排列以及每个不导电接合区(70)的形状，从而在所述第一和第二高导热性绝缘非平面衬底(1、2)之间获得机械分离。
13.根据权利要求3所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)还均包括非接合区；以及
所述非接合区的高度小于所述接合区(70)的高度。
14.根据权利要求8所述的功率电子封装件，其中：
所述一个半导体芯片(20)的所述电极(23-25)、所述一个电子元件(30)的所述电极(33-34)以及所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)通过可软焊的导电材料相接合。
15.根据权利要求8所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)在夹层部分通过绝缘树脂相连接；
所述绝缘树脂由环氧树脂或硅树脂制成；以及
所述绝缘树脂覆盖所述半导体芯片(20)，并在所述第一和第二高导热性绝缘非平面衬底(1、2)的所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)之间提供电绝缘。
16.根据权利要求8所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)在夹层部分通过绝缘聚酰胺层相连接；以及
所述绝缘聚酰胺层覆盖所述半导体芯片(20)和所述电子元件(30)，并在所述第一和第二高导热性绝缘非平面衬底(1、2)的所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)之间提供电绝缘。
17.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)均包括绝缘的陶瓷衬底(77)和高导电性的金属构件(7a、7b、8a、8b、9a、9b、9c、10a、1 0b；以及
利用直接接合铜、直接接合铝或活性金属钎焊料使所述第一和第二高导热性绝缘非平面衬底(1、2)的所述高导电金属构件(7a、7b、8a、8b、9a、9b、9c、10a、10b)相耦合。
18.根据权利要求17所述的功率电子封装件，其中：
所述绝缘的陶瓷衬底(77)是由两种材料制成，一种是氧化铝、氮化铝、氮化硅、碳化硅或金刚石，另一种是铜或铝。
19.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述第一和第二高导热性绝缘非平面衬底(1、2)均由铜或铝制成。
20.根据权利要求8所述的功率电子封装件，其中：
所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)被设置在所述第一和第二高导热性绝缘非平面衬底(1、2)中的每一个衬底上；
所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)能够用铜或铝通过一次接合和两步蚀刻法来形成。
21.根据权利要求8所述的功率电子封装件，其中：
所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)被设置在所述第一和第二高导热性绝缘非平面衬底(1、2)中的每一个衬底上；以及
所述外部总线(7a、7b、8a、8b、9a、9b、9c、10a、10b)能够用铜或铝通过两次接合和两步蚀刻法形成。
22.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型结场效应晶体管(20)。
23.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型金属氧化物半导体场效应晶体管(20)。
24.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型绝缘栅双极性晶体管(20)。
25.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型结二极管(20)。
26.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型肖特基势垒二极管(20)。
27.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型宽带隙半导体晶体管(20)，以及
所述电子元件(30)包括二极管芯片(30)。
28.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
所述半导体芯片(20)包括垂直型碳化硅晶体管(20)，以及
所述电子元件(30)包括二极管芯片(30)。
29.根据权利要求1-4中任意一项所述的功率电子封装件，其中：
形成所述封装件的工艺温度高于所述封装件的最大工作温度，从而在所述电子元件(30)中减小净残余压应力。
30.根据权利要求1-4中任意一项所述的功率电子封装件，还包括：
直接液体冲击第一换热器单元(80)，附着在所述第一高导热性绝缘非平面衬底(1)上；以及
直接液体冲击第二换热器单元(80)，附着在所述第二高导热性绝缘非平面衬底(2)上；其中
所述换热器单元(80)被相互并行地设置；
所述换热器单元(80)均包括第一和第二表面；
所述第一换热器单元(80)的所述第一表面与所述第一高导热性绝缘非平面衬底(1)相接触；以及
所述第二换热器单元(80)的所述第一表面与所述第二高导热性绝缘非平面衬底(2)相接触。
31.根据权利要求30所述的功率电子封装件，还包括：
DC链接电容器板单元，附着在所述直接液体冲击第一换热器单元(80)的所述第二表面上；以及
栅极驱动单元，附着在所述直接液体冲击第二换热器单元(80)的所述第二表面上；其中
所述DC链接电容器板单元和所述栅极驱动单元提供液体冷却变换器系统；以及
所述换热器单元(80)均将所有表面用于冷却所述封装件。
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