CN101123224A

CN101123224A - 像素结构的制作方法

Info

Publication number: CN101123224A
Application number: CNA2007101530217A
Authority: CN
Inventors: 郑逸圣; 蔡佳琪
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2007-09-18
Filing date: 2007-09-18
Publication date: 2008-02-13

Abstract

本发明公开了一种像素结构的制作方法，包括下列步骤：先提供一已形成有源元件的基板，有源元件具有栅极、栅介电层与半导体层，其中半导体层具有通道区、源极区与漏极区。形成介电层覆盖有源元件，再形成光刻胶层于介电层上。光刻胶层具有相邻接的第一与第二光刻胶区块，且第一光刻胶区块厚度大于第二光刻胶区块厚度。第二光刻胶区块具有位于源极区与漏极区上方的开口。以光刻胶层为掩模移除部份介电层以暴露出源极区与漏极区，并在移除第二光刻胶区块后，形成第二金属层，接着移除第一光刻胶区块以构成源极与漏极。接着，形成与漏极连接的像素电极。

Description

像素结构的制作方法

技术领域

本发明涉及一种像素结构的制作方法，且尤其涉及一种减少光掩模数目的像素结构的制作方法。

背景技术

显示器为人与信息的沟通界面，目前以平面显示器为主要发展的趋势。平面显示器主要有以下几种：有机电激发光显示器(organicelectroluminescence display)、等离子显示器(plasma display panel)以及薄膜晶体管液晶显示器等(thin film transistor liquid crystal display)。其中，低温多晶硅薄膜晶体管液晶显示器的优点在于其厚度薄、重量轻、分辨率佳，特别适合应用于要求轻巧省电的行动终端产品上。

低温多晶硅薄膜晶体管的像素制作流程繁琐。一般而言，首先利用在一基板上形成一多晶硅层以及第一电容电极。接着，经由离子掺杂工艺将多晶硅层定义出通道区、源极区以及漏极区。之后，形成一栅介电层以覆盖多晶硅层以及第一电容电极。然后，在多晶硅层的通道区上方的栅介电层上形成一栅极。接着，形成一介电层覆盖栅极以与门绝缘层，并于介电层中形成暴露出源极区以及漏极区的接触孔。之后，形成一通过接触孔与源极区连接的源极以及通过接触孔与漏极区连接的漏极。接着，形成一保护层以覆盖源极、漏极以及介电层，其中保护层具有一暴露出漏极的接触开口。然后，形成一通过接触开口与漏极连接的像素电极。

综上所述，现有技术的低温多晶硅薄膜晶体管的像素结构制作方法，主要是通过第一道光掩模工艺形成多晶硅层以及第一电容电极，利用第二道光掩模工艺形成栅极，而利用第三道光掩模工艺在介电层中形成接触孔，并利用第四道光掩模工艺形成源极以及漏极，接着利用第五道光掩模工艺在保护层中形成接触开口以及通过第六道光掩模工艺形成像素电极。此外，在上述低温多晶硅薄膜晶体管的像素结构制作方法中，形成通道区、源极区以及漏极区的离子掺杂工艺通常需要利用二至三道的光掩模工艺。因此，一般而言，现有技术的低温多晶硅薄膜晶体管的像素制作约采用八至九道光掩模工艺进行制作，此种制作方法步骤繁复，且制作时间冗长。当制作步骤较繁复时，低温多晶硅薄膜晶体管的像素产生缺陷的机会较高，生产良率也较低。此外，现有技术的低温多晶硅薄膜晶体管的像素制作是采用较多的制作步骤且花费较长的制作时间，因此不论是机台设备添购的固定成本或是生产利用上的材料成本都会使生产总成本变高。

发明内容

本发明所要解决的技术问题在于提供一种像素结构的制作方法，其适于降低制作成本。

为实现上述目的，本发明提出一种像素结构的制作方法，其先提供一基板，且基板上已形成一有源元件，有源元件具有一栅极、一栅介电层以及一半导体层，其中半导体层具有一通道区对准栅极，以及位于通道区两侧的一源极区以及一漏极区。接着，形成一介电层覆盖有源元件。继之，形成一光刻胶层于介电层上，光刻胶层具有一第一光刻胶区块以及与第一光刻胶区块邻接的一第二光刻胶区块，其中第二光刻胶区块具有位于源极区以及漏极区上方的一开口，且第一光刻胶区块的厚度大于第二光刻胶区块的厚度。然后，以光刻胶层为掩模移除部份介电层，以暴露出源极区以及漏极区。接着，减少光刻胶层的厚度以完全移除第二光刻胶区块。然后，形成一第二金属层覆盖第一光刻胶区块、介电层以及有源元件。接着，移除第一光刻胶区块，以使第一光刻胶区块上的第二金属层一并被移除，其中源极区以及漏极区上的第二金属层分别构成一源极以及一漏极。继之，形成一与漏极连接的像素电极。

在本发明的一实施例中，像素结构的制作方法还包括在形成该源极以及该漏极之后，形成一保护层于该介电层与该第二金属层上，该保护层具有暴露该漏极的接触开口，而该像素电极通过该接触开口与该漏极连接。

在本发明的像素结构制作方法中，有源元件为一顶栅极薄膜晶体管。在一实施例中，形成顶栅极薄膜晶体管的方法例如包括下列步骤。首先，形成一半导体层于基板上。接着，形成一栅介电层覆盖半导体层。然后，形成一栅极于半导体层上方的栅介电层上，再于半导体层的二端形成一源极区以及一漏极区。

在本发明的像素结构制作方法中，有源元件为一底栅极薄膜晶体管。在一实施例中，形成底栅极薄膜晶体管的方法包括下列步骤。首先，形成一栅极于基板上。接着，形成一栅介电层于基板上，以覆盖栅极。然后，形成一半导体层于栅极上方的栅介电层上，再于半导体层的二端形成一源极区以及一漏极区。

在本发明的像素结构制作方法中，形成光刻胶层的方法包括经由一半调式光掩模工艺或一灰调式光掩模工艺。

在本发明的像素结构制作方法中，移除部份介电层的方法包括进行一蚀刻工艺。

在本发明的像素结构制作方法中，减少光刻胶层厚度的方法包括进行一灰化(ashing)工艺。

在本发明的像素结构制作方法中，移除第一光刻胶区块的方法包括蚀刻工艺。

在本发明的像素结构制作方法中，半导体层的材料包括多晶硅。

在本发明的像素结构制作方法中，介电层的材质包括氧化硅、氮化硅或有机材料。

本发明将制作图案化介电层与源极/漏极导线的两道光掩模工艺加以整合，采用较少光掩模的工艺，相较于现有技术的像素制作方法不但可节省光掩模的成本，还可减低因工艺冗长所造成的缺陷。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

图1A～图1I为本发明的一种像素结构的制作方法示意图；

图2A为图1A的上视图；

图2B为图1B的上视图；

图2C为一种形成光刻胶层的光掩模；

图2D为图1G的上视图。

其中，附图标记：

300：像素结构 200：基板

202：缓冲层 210：半导体层

210S：源极区 210D：漏极区

210C：通道区 210L：浅掺杂区

220：栅介电层 230：栅极

240：有源元件 250：介电层

260：光刻胶层 260A：第一光刻胶区块

260B：第二光刻胶区块 260C：开口

270：第二金属层 270S：源极

270D：漏极 280：保护层

290：像素电极 D：掺杂工艺

H：接触开口 M：光掩模

R_S：遮光区 R_H：半穿透区

R_T：透光区

具体实施方式

图1A～图1I为本发明的一种像素结构的制作方法示意图。请参照图1A，首先提供一基板200，基板200的材质例如为玻璃、塑料等硬质或软质材料。接着，在基板200上形成半导体层210。在本实施例中，形成半导体层210的方法例如是先于基板200上形成半导体材料层(未绘示)。之后，再利用一道光掩模工艺对半导体材料层进行图案化工艺，以形成半导体层210。图2A为图1A的上视图，而图1A为图2A中对应于A-A’剖面线的剖面图。另外，半导体层210的材质例如为多晶硅或是经掺杂的多晶硅。

在本实施例中，于形成半导体层210之前，可选择性地先于基板200上形成缓冲层202(buffer layer)，用以抑制基板200中的杂质在后续工艺中对半导体层210造成污染。同时，缓冲层202可提升半导体层210与基板200之间的附着性，而缓冲层202的材质例如为氮化硅、氧化硅或其组合。

接着，请参照图1B，在基板200上形成一栅介电层220以覆盖半导体层210，其中栅介电层220例如是通过化学气相沉积法(chemical vapordeposition，CVD)或其它合适的薄膜沉积技术所形成，而栅介电层220的材质例如是氧化硅、氮化硅、氮氧化硅或是其组合等介电材料。接着，于半导体层210上方的栅介电层220上形成一栅极230，其中形成栅极230的方法为例如先形成一第一金属层(未绘示)于基板200上，之后再利用第二道光掩模工艺将第一金属层图案化，以形成栅极230。图2B为图1B的上视图，而图1B为图2B中对应A-A’剖面线的剖面图。此外，第一金属层例如是通过溅镀(sputtering)、蒸镀(evaporation)或是其它薄膜沉积技术所形成，而第一金属层的图案化例如是通过微影及蚀刻工艺来进行。

请接着参照图1C，进行一掺杂工艺D，以使半导体层210具有对准于栅极230的通道区210C，以及位于半导体层210的二端的源极区210S以及漏极区210D，其中掺杂工艺D为自行对准(self-aligned)离子掺杂工艺。详言之，利用栅极230为自行对准掩模，而对半导体层210进行离子掺杂，其中离子掺杂的方法例如是离子射丛工艺(ion shower)或离子植入(ion implantation)，而掺杂的离子可以是正型掺质(P-type dopant)，也可以是负型掺质(n-typedopant)。此外，在本实施例中，更可以于源极区210S与通道区210C之间以及漏极区210D与通道区210C之间再形成一浅掺杂区210L，以降低漏电流的影响，其中形成浅掺杂区210L的方法例如是先利用一光刻胶层(未绘示)作为掩模进行重掺杂工艺D，以形成源极区210S以及漏极区210D，然后移除光刻胶层，接着以栅极为掩模进行另一轻掺杂工艺，以将掺质植入源极区210S与通道区210C之间，以及漏极区210D与通道区210C之间。

请继续参照图1C，在进行完半导体层210的通道区210C、源极区210S以及漏极区210D的制作之后，便完成有源元件240的初步制作。在本实施例中，有源元件240为一顶栅极薄膜晶体管，然而，本发明并不限定有源元件240的型态。举例而言，有源元件240也可以为一底栅极薄膜晶体管，如图1C’所示，其中形成底栅极薄膜晶体管的方法例如先形成一栅极230于基板200上，而基板200上可以选择性地形成缓冲层202。接着，于缓冲层202上形成一栅介电层220，以覆盖栅极230。然后，于栅极230上方的栅介电层220上形成一半导体层210，并于半导体层210的二端形成一源极区210S以及一漏极区210D。

请参照图1D，在薄膜晶体管240制作完成之后，接着形成一介电层250以覆盖有源元件240与门介电层220。在本实施例中，介电层250例如是利用化学气相沉积法或其它合适的薄膜沉积技术所形成，而介电层250的材质例如是氧化硅、氮化硅、氮氧化硅或是其组合等介电材料。

继之，请参照图1E，于介电层250上形成一图案化光刻胶层260，光刻胶层260具有第一光刻胶区块260A以及与第一光刻胶区块260A邻接的第二光刻胶区块260B，其中第二光刻胶区块260B具有位于源极区210S以及漏极区210D上方的一开口260C，且第一光刻胶区块260A的厚度大于第二光刻胶区块260B的厚度。详言之，光刻胶层260例如是利用光掩模M进行一图案化工艺所形成的。图2C绘示为一种形成上述光刻胶层的光掩模M，其中仅绘示部分的光掩模图案为代表进行说明。请同时参照图1E与图2C，光掩模M具有对应第一光刻胶区块260A的遮光区R_S、对应第二光刻胶区块260B的半穿透区R_H以及一对应开口260C的透光区R_T，而光掩模M例如是半调式光掩模(half-tonemask)、灰调式光掩模(gray-tone mask)、栅状图案光掩模(slit-pattern mask)或绕射式光掩模(diffraction mask)等。接着，如图1E所示，以光刻胶层260为掩模移除部份介电层250及部份栅介电层220，以暴露出源极区210S以及漏极区210D。在本实施例中，移除部份介电层250及部份栅介电层220的方法例如是进行一湿式蚀刻工艺，在其它实施例中，移除部份介电层250及部份栅介电层220的方法也可以是干式蚀刻工艺。

请接着参照图1F，减少光刻胶层260的厚度，直到第二光刻胶区块260B(绘示于图1E)被完全移除，在本实施例中，减少光刻胶层260厚度的方法例如是进行一灰化工艺(ashing process)。接着，形成一第二金属层270覆盖第一光刻胶区块260A、介电层250以及有源元件240，其中第二金属层270例如是通过溅镀、蒸镀或是其它薄膜沉积技术所形成，第二金属层270的材质例如为例如为铝(Al)、钼(Mo)、钛(Ti)、钕(Nd)、上述的氮化物如氮化钼(MoN)、氮化钛(TiN)、其迭层、上述的合金或是其它导电材料。

然后，请参照图1G，移除第一光刻胶区块260A，以使第一光刻胶区块260A上的部分第二金属层270一并被移除，其中留在源极区210S以及漏极区210D上的第二金属层270分别构成一源极270S以及一漏极270D，如图2D所示，图2D为图1G的上视图，而图1G为图2D中对应于A-A’剖面线的剖面图。另外，移除第一光刻胶区块260A的方法例如使用一剥离液于第一光刻胶区块260A以及第二金属层270的表面，使得第一光刻胶区块260A的底表面因剥离液的侵入而自介电层250表面剥离。此外，可辅以超音波震荡，增进剥离效果。在其它实施例中，移除第一光刻胶区块260A的方法也可以是进行一蚀刻工艺，或者是使用激光剥离工艺来移除第一光刻胶区块260A。值得注意的是，不同于现有技术，本发明的介电层250的图案化以及源极270S、漏极270D为利用一道光掩模形成的，因此可以减少一道光掩模工艺，并降低工艺的复杂度。

接着，请参照图1H，在本实施例中，可以于介电层250与第二金属层270上形成一保护层280，保护层280具有一将漏极270D暴露的接触开口H。通过保护层280的保护可以避免有源元件240受到水气的侵入而影响元件特性，同时可以避免源极270S与漏极270D受到损伤。在本实施例中，保护层280的材质例如为氮化硅或氧化硅，而其形成的方法例如是以物理气相沉积法或化学气相沉积法全面性地沉积在基板200上。接着，再通过第四光掩模(未绘示)进行图案化工艺。在其它实施例中，保护层280的材质也可以是有机材料，例如感旋光性树脂。

之后，请参照图1I，形成一像素电极290于保护层280上，且像素电极290通过接触开口H连接至漏极270D，其中形成像素电极290的方法例如是通过溅镀形成一导电层，例如铟锡氧化物层或一铟锌氧化物层。之后，再通过第五光掩模(未绘示)图案化导电层以制得像素电极290。在其它实施例中，形成像素电极290的方法也可以是利用激光剥离工艺(laser ablation process)或其它适合工艺。经由上述的图1A～图1I的步骤，可制得像素结构300，其中本发明并不限定图1A～图1C的有源元件的制作方法与步骤。

基于上述，本发明不同于现有技术，将介电层的图案化工艺与形成源极、漏极的图案化工艺加以整合。换言之，本发明的像素结构的制作方法仅需使用较少的光掩模工艺，因此相较于现有技术，具有减少光掩模的使用数量，简化工艺步骤，进而降低工艺成本的优点。并且，由于制作像素结构的工艺较少，可以减少冗长的光掩模工艺(如光刻胶涂布、软烤、硬烤、曝光、显影、蚀刻、光刻胶剥除等)制作像素结构时所产生缺陷，提升良率。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的普通技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种像素结构的制作方法，其特征在于，包括：

提供一基板，且该基板上已形成一有源元件，该有源元件具有一半导体层、一栅介电层以及一栅极，其中该半导体层具有一通道区，以及位于该通道区两侧的一源极区以及一漏极区，且该栅极对准该通道区；

形成一介电层覆盖该有源元件；

形成一图案化光刻胶层于该介电层上，该图案化光刻胶层具有一第一光刻胶区块以及与该第一光刻胶区块邻接的一第二光刻胶区块，其中该第二光刻胶区块具有位于该源极区以及该漏极区上方的开口，且该第一光刻胶区块的厚度大于该第二光刻胶区块的厚度；

以该图案化光刻胶层为掩模，移除部份该介电层，以暴露出该源极区以及该漏极区；

减少该图案化光刻胶层的厚度，以完全移除该第二光刻胶区块；

形成一第二金属层覆盖该第一光刻胶区块、该介电层以及该有源元件；

移除该第一光刻胶区块，以使该第一光刻胶区块上的该第二金属层一并被移除，其中该源极区以及该漏极区上的该第二金属层分别构成一源极以及一漏极；以及

形成与该漏极连接的一像素电极。

2.根据权利要求1所述的像素结构的制作方法，其特征在于，还包括在形成该源极以及该漏极之后，形成一保护层于该介电层与该第二金属层上，该保护层具有暴露该漏极的一接触开口，而该像素电极通过该接触开口与该漏极连接。

3.根据权利要求1所述的像素结构的制作方法，其特征在于，该有源元件为一顶栅极薄膜晶体管。

4.根据权利要求3所述的像素结构的制作方法，其特征在于，形成该顶栅极薄膜晶体管的方法包括：

形成一半导体层于该基板上；

形成一栅介电层覆盖该半导体层；

形成一栅极于该半导体层上方的该栅介电层上；以及

于该半导体层中形成一通道区，以及位于该通道区两侧的一源极区以及一漏极区。

5.根据权利要求1所述的像素结构的制作方法，其特征在于，该有源元件为一底栅极薄膜晶体管。

6.根据权利要求5所述的像素结构的制作方法，其特征在于，形成该底栅极薄膜晶体管的方法包括：

形成一栅极于该基板上；

形成一栅介电层于该基板上，以覆盖该栅极；

形成一半导体层于该栅极上方的该栅介电层上；以及

7.根据权利要求1所述的像素结构的制作方法，其特征在于，形成该图案化光刻胶层的方法包括经由一半调式光掩模工艺或一灰调式光掩模工艺。

8.根据权利要求1所述的像素结构的制作方法，其特征在于，移除部份该介电层的方法包括进行一蚀刻工艺。

9.根据权利要求1所述的像素结构的制作方法，其特征在于，减少该图案化光刻胶层厚度的方法包括进行一灰化工艺。

10.根据权利要求1所述的像素结构的制作方法，其特征在于，移除该第一光刻胶区块的方法包括蚀刻工艺。

11.根据权利要求1所述的像素结构的制作方法，其特征在于，移除该第一光刻胶区块的方法包括激光剥离工艺。

12.根据权利要求1所述的像素结构的制作方法，其特征在于，该半导体层的材料包括多晶硅。

13.根据权利要求1所述的像素结构的制作方法，其特征在于，该介电层的材质包括氧化硅、氮化硅或有机材料。