CN101114669A - 半导体装置及制造该半导体装置的方法 - Google Patents

Abstract

一种半导体装置及制造该半导体装置的方法，该半导体装置包括电场缓和区，该电场缓和区包括：由第一半导体材料和带隙与第一半导体材料不同的第二半导体材料形成的异质结；以及在第一半导体材料上被形成为与异质结相接触的杂质引入区。

Description

半导体装置及制造该半导体装置的方法

技术领域

本发明涉及一种具有高反向阻断(reverse blocking)电压的半导体装置及制造该半导体装置的方法。

背景技术

非专利文献，具体地说“Power device-Power ICHandbook”(written by High performance high function powerdevice-power IC Research committee of The Institute ofElectrical Engineers of Japan issued by Corona PublishingCo.，Ltd.)在其12到21页中公开了一种肖特基结(Schottkyjunction)，该结是一种用于使用常规碳化硅获得具有高反向阻断电压的二极管的结。基于硅，上述非专利文献详细描述了用于获得具有高反向阻断电压的二极管的结。使用常规碳化硅的结也得到了广泛使用。

为了通过将肖特基结应用于碳化硅来实现具有高反向阻断电压的二极管，要在肖特基电极端形成扩散层作为电场缓和区，以使电场集中度在肖特基电极端缓和。为了形成该扩散层，使用了离子注入。然而，在碳化硅的情况下，在离子注入之后需要高于或等于1500℃的高温来活化热处理。在活化热处理中，碳化硅衬底表面劣化，因而不能在劣化的碳化硅衬底表面上形成良好的肖特基结。结果，上述非专利文献在实现具有高反向阻断电压的二极管时会遇到困难。

发明内容

因此，本发明的一个目的是提供一种以具有高反向阻断电压为特征的半导体装置以及制造上述半导体装置的方法。

根据本发明的第一方面，提供一种半导体装置，其包括：1)电场缓和区。该电场缓和区包括：i)由第一半导体材料和带隙与所述第一半导体材料不同的第二半导体材料形成的异质结，以及ii)在所述第一半导体材料上被形成为与所述异质结相接触的杂质引入区。

根据本发明的第二方面，提供一种半导体装置，其包括：1)由第一导电类型的第一半导体材料制成的半导体衬底；2)被形成为与所述半导体衬底的第一主面相接触的阳极；3)被形成为与所述半导体衬底的第二主面相接触的阴极，该第二主面与第一主面相对；以及4)电场缓和区。该电场缓和区包括：i)布置在所述阳极与所述半导体衬底之间的异质结，以及ii)在所述第一半导体材料上被形成为与所述异质结相接触的杂质引入区。该异质结由以下部分形成：a)第一半导体材料，以及b)带隙与所述第一半导体材料不同的第二半导体材料。

根据本发明的第三方面，提供一种半导体装置，其包括：1)包括活性区(active area)的开关元件，该活性区至少包括源区、漏区和驱动区，该源区、漏区和驱动区中的每一个形成在由第一半导体材料制成的半导体衬底的一定位置处；以及2)电场缓和区。该电场缓和区包括：i)由第一半导体材料和带隙与所述第一半导体材料不同的第二半导体材料形成的异质结，以及ii)在所述第一半导体材料上被形成为与所述异质结相接触的杂质引入区。

根据本发明的第四方面，提供一种制造根据上述第一方面的半导体装置的方法，该方法包括以下步骤：1)由第一半导体材料和带隙与所述第一半导体材料不同的第二半导体材料形成异质结的步骤：2)向所述第二半导体材料引入杂质的步骤；以及3)形成杂质引入区的步骤。

根据参考附图的以下描述，将理解本发明的其他目的和特征。

附图说明

图1是示出根据本发明第一实施例的碳化硅半导体装置的结构的剖面图。

图2A～2D示出根据第一实施例制造碳化硅半导体装置的方法。

图3A和图3B均示出根据第一实施例的碳化硅半导体装置的能带结构。

图4示出根据第一实施例的碳化硅半导体装置的反向特性，该反向特性是通过实验结果获得的。

图5是示出根据本发明第二实施例的碳化硅半导体装置的结构的剖面图。

图6A和图6B示出根据第二实施例的制造碳化硅半导体装置的方法。

图7A、图7B、图7C以及图7D示出根据第二实施例的应用碳化硅半导体装置的示例。

图8是示出根据本发明第二实施例的带有由金属制成的阳极的碳化硅半导体装置的剖面图。

图9是示出根据本发明第二实施例的带有由另一形状的金属制成的阳极的碳化硅半导体装置的剖面图。

图10是示出根据本发明第三实施例的碳化硅半导体装置的结构的剖面图。

图11A、图11B、图11C以及图11D示出根据第三实施例的制造碳化硅半导体装置的方法的第一部分图。

图12A、图12B以及图12C示出根据第三实施例的制造碳化硅半导体装置的方法的第二部分图。

图13是示出根据本发明第四实施例的碳化硅半导体装置的结构的剖面图。

图14A、图14B、图14C以及图14D示出根据第四实施例的制造碳化硅半导体装置的方法的第一部分图。

图15A、图15B以及图15C是示出根据第四实施例的制造碳化硅半导体装置的方法的第二部分图。

具体实施方式

以下，参考附图对本发明的各种实施例进行详细描述。

为了容易理解，以下描述将包含各种方向术语，例如左、右、上、下、前、后等。然而，应当只针对其上示出有元件的对应部分的一个或多个图来理解这些术语。

第一实施例-结构

图1、图2A到图2D、图3A和图3B、以及图4示出了根据本发明第一实施例的碳化硅半导体装置20及其相关的图。图1是示出根据本发明第一实施例的碳化硅半导体装置20的结构的剖面图。

以下，N⁺中的上标“+”表示相对高的杂质浓度，N^-中的上标“-”表示相对低的杂质浓度。

在图1中，通过在N⁺碳化硅衬底1上形成N^-碳化硅外延层2，形成第一导电类型的N碳化硅半导体衬底100。具体来说，由作为碳化硅的第一半导体材料制成的N碳化硅半导体衬底100包括N⁺碳化硅衬底1和N^-碳化硅外延层2。

在N碳化硅半导体衬底100的第一主面100-1侧，换句话说，在N^-碳化硅外延层2侧，形成有由作为N^-多晶硅的第二半导体材料制成的N^-多晶硅层3A。N^-多晶硅(第二半导体材料)在带隙上与碳化硅(第一半导体材料)不同。在N^-碳化硅外延层2与N^-多晶硅层3A之间，形成有异质结HJ。

此外，在N碳化硅半导体衬底100的第一主面100-1侧，换句话说，在N^-碳化硅外延层2侧，形成有包括杂质引入区4(向其引入杂质)的电场缓和区5，该杂质引入区4被形成为与异质结HJ相接触。在N⁺碳化硅衬底1的背面(在图1中的下方)上，形成有由诸如金属等的导体材料制成的阴极6。此外，被形成为与N^-碳化硅外延层2相接触的N^-多晶硅层3A还充当阳极7。

换句话说，图1所示的碳化硅半导体装置20具有包括阳极7(N^-多晶硅层3A)和阴极6的二极管的结构。

第一实施例-制造方法

以下，参考图2A到图2D描述根据本发明第一实施例制造图1中的碳化硅半导体装置20的方法。

首先，如图2A所示，制备具有形成在N⁺碳化硅衬底1上的N^-碳化硅外延层2的N^-碳化硅半导体衬底100。N^-碳化硅外延层2的密度和厚度例如分别为1×10¹⁶cm^-3和10μm。

然后，如图2B所示，通过LP-CVD方法(LP-CVD表示低压化学气相沉积)在N碳化硅半导体衬底100的N^-碳化硅外延层2侧沉积N^-多晶硅，由此形成多晶硅层3。在此情况下，多晶硅层3例如具有1000埃的第一厚度3T1。然后，通过离子注入方法将磷8注入多晶硅层3中，由此在N^-多晶硅中引入杂质。

这里，上述离子注入的条件包括例如70KeV的加速电压和1×10¹⁴cm^-2的剂量。在以上条件下，由此注入的磷8具有比多晶硅层3的第一厚度3T1大的范围8R。因此，也将磷8(杂质)经由多晶硅层3注入N^-碳化硅外延层2侧中，以形成杂质引入区4，由此形成包括以下两者的电场缓和区5：i)在N^-碳化硅外延层2与多晶硅层3之间的异质结HJ；和ii)杂质引入区4。

然后，如图2C所示，将如此获得的结构在950℃在氮气氛围中进行20分钟的热处理，以使注入多晶硅层3中的磷8活化(退火)。然后，通过光刻和刻蚀对多晶硅层3进行图案化，以形成N^-多晶硅层3A。

然后，如图2D所示，通过溅射方法在N⁺碳化硅衬底1的背面(在图2D中的下方)依次沉积Ti(钛)和Ni(镍)。然后，由此获得的结构在1000℃在氮气氛围中进行1分钟的RTA(快速热退火)以形成阴极6，由此完成了根据本发明第一实施例的图1所示的碳化硅半导体装置20。

在根据第一实施例的制造碳化硅半导体装置20的方法中，通过在N碳化硅衬底100(由第一半导体材料制成)上沉积多晶硅层3(由第二半导体材料制成)可以形成异质结HJ。此外，使用离子注入来在多晶硅层3中引入杂质(磷8)，由此精确地引入杂质(磷8)。

此外，具有比磷8在杂质引入中的范围8R小的第一厚度3T1的多晶硅层3可以与通过离子注入在多晶硅层3中进行的杂质引入同时地在N^-碳化硅外延层2中引入杂质，以形成杂质引入区4，从而按自匹配方式形成电场缓和区5。

第一实施例-操作

参考从图1中的点A到点B的能带结构，以下描述根据第一实施例由此制造的碳化硅半导体装置20的具体操作。

图3A示出了在N^-多晶硅层3A(阳极7)和阴极6均接地的热平衡状态下的能带结构。

在热平衡状态下，碳化硅的电子亲合势xSiC与N^-多晶硅的电子亲合势xPoly之差在异质结HJ的界面的N^-多晶硅层3A(阳极7)侧形成累积层，由此在异质结HJ的界面上形成势垒φh50。

由此，通过将阴极6接地并对跨过元件的N^-多晶硅层3A(阳极7)施加适当的电压，允许电子从阴极6经由N⁺碳化硅衬底1、N^-碳化硅外延层2以及杂质引入区4流到N^-多晶硅层3A(阳极7)，由此以二极管的正向电流为特性。

以下描述的是将元件的N^-多晶硅层3A(阳极7)接地以向阴极6施加高电压的情况。换句话说，以下描述的是施加反向电压的操作。

通过该元件，当不存在包括杂质引入区4和异质结HJ的电场缓和区5时，施加反向电压会向异质结HJ的界面施加高电场，由此改变如图3 B所示的能带结构，通过由异质结HJ的界面产生的势垒φh50阻挡电子51，由此保持阻挡状态。

在此情况下，通过如此施加的高电场，累积在异质结HJ的界面的N^-多晶硅层3A(阳极7)侧的电子51的一部分隧穿势垒φh50，或者越过势垒φh50，从而从N^-多晶硅层3A移动到N^-碳化硅外延层2。与上述相反，当存在电场缓和区5时，电场缓和区5使覆盖异质结HJ的界面的电场缓和，由此降低了来自异质结HJ的反向漏电流。

图4示出了根据本发明第一实施例的二极管的反向特性，该反向特性是制备碳化硅半导体装置20的本发明人的实验结果。与没有电场缓和区5的二极管相比，具有电场缓和区5的二极管具有低得多的反向漏电流，从而其特征在于具有良好的反向特性。从图4所示的实验结果可以明显看出，即使只有异质结HJ，该元件也具有高反向阻断电压。但是，设置电场缓和区5会进一步降低漏电流，实现具有更高层截止特性的二极管。

此外，与常规边沿端区等不同，可以不进行高温活化退火而形成根据本发明第一实施例的碳化硅半导体装置20，从而防止N^-碳化硅外延层2’的表面劣化。此外，在将杂质引入多晶硅层3的过程中按自匹配方式形成电场缓和区5可以使得处理更容易。

此外，使用碳化硅作为第一半导体材料可以提供具有高反向阻断电压的半导体装置20。

此外，使用多晶硅作为第二半导体材料(多晶硅层3)可以使得处理更容易，该处理包括刻蚀或在碳化硅半导体装置20的制造过程中的导电性控制。

第二实施例-结构

图5和图6A、图6B示出了根据本发明第二实施例的碳化硅半导体装置20。图5是示出根据本发明第二实施例的碳化硅半导体装置20的结构的剖面图。

根据本发明第二实施例的碳化硅半导体装置20与根据第一实施例的碳化硅半导体装置20在结构上基本相同，除了以下差别以外：只在N^-多晶硅层3A(阳极7)的外周3C上形成电场缓和区5，将该外周3C形成为与N^-碳化硅外延层2相接触。

第二实施例-制造方法

以下描述的是根据本发明第二实施例的制造图5中的碳化硅半导体装置20的方法。略去与根据本发明第一实施例的制造碳化硅半导体装置20的方法相似的图。

首先，制备具有形成在N⁺碳化硅衬底1上的N^-碳化硅外延层2的N碳化硅半导体衬底100。N^-碳化硅外延层2的密度和厚度例如分别为1×10¹⁶cm^-3和10μm。

然后，如图6A所示，通过LP-CVD方法在N碳化硅半导体衬底100的N^-碳化硅外延层2侧沉积多晶硅，由此形成多晶硅层3。在此情况下，多晶硅层3具有比在引入杂质时在离子注入过程中的离子范围大的第二厚度3T2。例如，在以70KeV的加速电压和1×10¹⁴cm^-2的剂量注入磷8的离子注入条件下，多晶硅层3具有例如5000埃的第二厚度3T2。

然后，通过光刻和刻蚀，多晶硅层3的外周3C具有比在杂质引入时的离子注入过程中的离子范围小的第一厚度3T1。例如，在上述离子注入条件下，比该离子范围小的(多晶硅层3的)第一厚度3T1例如是1000埃，简言之，形成了多晶硅层3具有包括第一厚度3T1(小于在杂质引入时离子注入的离子范围)和第二厚度3T2(大于在杂质引入时离子注入的离子范围)的两个不同厚度的区域。

然后，如图6B所示，通过离子注入方法将磷8引入多晶硅层3。如上所述，该离子注入条件例如包括70KeV的加速电压和1×10¹⁴cm^-2的剂量。在此情况下，还将磷8注入位于多晶硅层3具有比磷8的范围8R小的第一厚度3T1的区域的正下方的N^-碳化硅外延层2侧，以形成杂质引入区4。

因此，形成了包括以下两者的电场缓和区5：i)在N^-碳化硅外延层2与多晶硅层3之间的异质结HJ；和ii)杂质引入区4。

然后，如此获得的结构在950℃在氮气氛围中进行20分钟的热处理，以使注入多晶硅层3中的磷8活化(退火)。然后，通过光刻和刻蚀对多晶硅层3进行图案化，以形成N^-多晶硅层3A。在此情况下，这样执行该图案化，以使N^-多晶硅层3A的外周3C位于杂质引入区4上。

然后，通过溅射方法在N⁺碳化硅衬底1的背面上依次沉积Ti(钛)和Ni(镍)。然后，如此获得的结构在1000℃在氮气氛围中进行1分钟的RTA(快速热退火)以形成阴极6，由此完成图5所示的碳化硅半导体装置20。

根据第二实施例如此制成的碳化硅半导体装置20具有布置在N^-多晶硅层3A(阳极7)的外周3C上的电场缓和区5，其中当施加反向电压时电场在该外周3C处最集中。因此，除了根据第一实施例带来的效果以外，与没有电场缓和区5的碳化硅半导体装置相比，根据第二实施例的碳化硅半导体装置20使来自N^-多晶硅层3A(阳极7)的外周3C的漏电流减小，从而得到更高的反向阻断电压。

此外，通过只布置在N^-多晶硅层3A(阳极7)的外周3C上的电场缓和区5，根据第二实施例的碳化硅半导体装置20具有与没有电场缓和区5的碳化硅半导体装置类似的正向电流特性，并具有高反向阻断电压，实现了低导通电阻。

这里，根据第二实施例的碳化硅半导体装置20具有电场缓和区5布置在N^-多晶硅层3A(阳极7)的外周3C上的结构。另外，与在多晶硅层3中的杂质引入相组合地，采用多晶硅层3的以下图案A和图案B中的任一个可以选择性地在N^-碳化硅外延层2上形成杂质引入区4。

图案A(图7A)：图案化为使得多晶硅层3具有分别比在杂质引入时的离子注入的离子范围小和大的第一厚度3T1和第二厚度3T2，其中第一厚度3T1和第二厚度3T2按一定间隔53交替布置。

图案B(图7B)：将多晶硅层3形成为使其具有比在杂质引入时的离子注入的离子范围小的第一厚度3T1，然后对由氧化膜制成的掩膜材料52进行图案化。

由此，如图7C和7D所示，按一定间隔53形成电场缓和区5，由此进一步改善了在施加反向电压时的截止特性。

此外，根据第一实施例和第二实施例，N多晶硅层3A充当阳极7。另外，如图8和图9所示的由金属制成的阳极7会带来类似效果。

根据本发明的第一实施例和第二实施例是以二极管为例。另外，可以使用本发明的电场缓和区5作为如上所述的简单边沿端。因此，本发明的电场缓和区5可以应用于开关元件等，而不限于二极管。

第三实施例-结构

图10、图11A到图11D、以及图12A到图12C示出了根据本发明第三实施例的碳化硅半导体装置20。图10是示出根据本发明第三实施例的碳化硅半导体装置20的结构的剖面图。根据图10中的第三实施例的碳化硅半导体装置20示出了多个排列的单位单元的外周的剖面结构，具体来说是3个连续的单位单元。在图10和图12C中，S表示源极，G表示栅极，D表示漏极。

在图10中，通过在N⁺碳化硅衬底1上形成N^-碳化硅外延层2，形成第一导电类型的N碳化硅半导体衬底100。换句话说，由作为碳化硅的第一半导体材料制成的N碳化硅半导体衬底100包括N⁺碳化硅衬底1和N^-碳化硅外延层2。

在N碳化硅半导体衬底100的第一主面100-1侧，换句话说，在N^-碳化硅外延层2侧，按一定间隔55形成有沟槽13(沟)。在N^-碳化硅外延层2的第一主面2-1侧的一定位置中，形成有由在带隙上与N碳化硅半导体衬底100不同的半导体材料的N^-多晶硅制成的源区9，由此在N^-碳化硅外延层2与源区9之间形成异质结HJ。

邻接N^-碳化硅外延层2(沟槽13的侧壁上)和源区9，经由栅绝缘膜14形成有栅极10。源极11形成在源区9上，并且在N⁺碳化硅衬底1的第二主面100-2侧形成漏极12。在所述多个单位单元的外周上和在沟槽13之间的一定区域中的N^-碳化硅外延层2侧，形成有包括杂质引入区4的电场缓和区5，该杂质引入区4被形成为与异质结HJ相接触。通过层间绝缘膜15将栅极10与源极11电绝缘。

第三实施例-制造方法

以下参考图11和图12描述的是根据本发明第三实施例的制造图10中的碳化硅半导体装置20的方法。

首先，如图11A所示，制备具有形成在N⁺碳化硅衬底1上的N^-碳化硅外延层2的N碳化硅半导体衬底100。N^-碳化硅外延层2的密度和厚度例如分别为1×10¹⁶cm^-3和10μm。

然后，如图11B所示，通过LP-CVD方法在N碳化硅半导体衬底100的N^-碳化硅外延层2侧沉积多晶硅，由此形成多晶硅层3。在此情况下，多晶硅层3具有例如5000埃的第三厚度3T3。

然后，如图11C所示，将掩膜材料52用于将硼30经由多晶硅层3离子注入N^-碳化硅外延层2的特定区域中。在此情况下，将硼30的加速电压设置成使得硼30的注入范围30R大于多晶硅层3的第三厚度3T3。根据第三实施例，例如，加速电压是200KeV，剂量是5×10¹³cm^-2。

在以上条件下执行离子注入可以将硼30注入多晶硅层3的一部分中并注入多晶硅层3正下方的N^-碳化硅外延层2侧，以形成杂质引入区4。

然后，如图11D所示，将磷8离子注入多晶硅层3的整个面中，然后在950℃在氮气氛围中进行20分钟的热处理，以形成N⁺多晶硅层3B。根据第三实施例的用于注入磷8的条件包括例如50keV的加速电压和1×10¹⁶cm^-2的剂量。

在图11C中的以上操作中，将硼30注入多晶硅层3的一部分中，而通过图11D中的操作注入的磷8在浓度上比所注入的硼30高两个或两个以上的数量级。结果，在950℃在氮气氛围中进行20分钟的热处理之后，整个多晶硅层3以N⁺为特征(由此，N⁺多晶硅层3B)。图11C和图11D中的操作形成了包括以下两者的电场缓和区5：i)在N^-碳化硅外延层2与N⁺多晶硅层3B之间的异质结HJ；和ii)杂质引入区4。然后，通过光刻和刻蚀来刻蚀N⁺多晶硅层3B的外周3C。

然后，如图12A所示，将掩膜材料52用于通过反应性离子刻蚀对N⁺多晶硅层3B和碳化硅外延层2的特定区域进行刻蚀，以形成源区9和沟槽13。然后，去除掩膜材料52。

然后，如图12B所示，邻接N^-碳化硅外延层2(在沟槽13的侧壁上)和源区9形成栅绝缘膜14，以随后经由栅绝缘膜14在沟槽13中形成栅极10。

然后，如图12C所示，沉积层间绝缘膜15，接着形成接触孔15A，以形成与源区9相接触的源极11。同时，在N⁺碳化硅衬底1的背面上形成漏极12，从而完成图10中的碳化硅半导体装置20。

第三实施例-操作

以下描述的是根据第三实施例如此制成的碳化硅半导体装置20的具体操作。按以下方式使用该元件：将源极11接地，并向漏极12施加正漏电压。

在此情况下，通过接地的栅极10，根据第三实施例的元件具有与根据第一实施例的图3B中的碳化硅半导体装置20的反向特性相似的特性。换句话说，在源极11与漏极12之间不会流动电流，得到了截止状态。

然后，向栅极10施加合适的正电压会在以下部分中累积电子51：i)源区9，其布置在邻接栅绝缘膜14处并由多晶硅制成，和ii)在N^-碳化硅外延层2中，这导致在源极11与具有一定漏电压D的漏极12之间的电流流动，由此得到了导电状态。

此外，去除施加于栅极10的正电压会从布置在邻接栅绝缘膜14处的源区9和N^-碳化硅外延层2消除电子51的累积层。由此，位于异质结HJ的界面上的势垒φh50(参见图3A)阻挡了电子51，由此得到了截止状态。

在所述多个单位单元的外周上和在沟槽13之间的特定区域中的N^-碳化硅外延层2侧(当施加漏电压时，电场可能会集中在这两个位置处)，该元件具有包括被形成为与异质结HJ相接触的杂质引入区4的电场缓和区5。当施加漏电压时，该电场缓和区5可以使在外周上的电场缓和，由此得到高的反向阻断电压。

此外，当元件反向导通时，电场缓和区5充当单极逆流二极管，因而无需在开关元件中设置逆流二极管，从而降低了每单位单元的面积。换句话说，可以进一步降低导通电阻。此外，充当逆流二极管的电场缓和区5是单极元件，由此防止了少数载流子的注入。因此，可以降低开关操作的功率损耗。

如图11C和11D所示，根据第三实施例，被引入杂质引入区4中的杂质是硼30，而被引入由第二半导体材料制成的多晶硅层3中的杂质是磷8。然而，这些杂质及其组合并不限于上述情况。例如，除了硼30以外，被引入杂质引入区4中的杂质可以是氩、磷、砷、铝、钒、硫等。此外，除了磷8以外，被引入多晶硅层3中的杂质可以是砷、锑、硼、铝、镓等。

第四实施例-结构

图13到图15C示出了根据本发明第四实施例的碳化硅半导体装置20。图13是示出根据本发明第四实施例的碳化硅半导体装置20的结构的剖面图。如图13所示，碳化硅半导体装置20具有多个排列的单位单元的外周的剖面结构，具体来说是3个连续的单位单元。在图13和图15C中，S表示源极，G表示栅极，D表示漏极。

在图13中，通过在N⁺碳化硅衬底1上形成N^-碳化硅外延层2，形成第一导电类型的N碳化硅半导体衬底100。换句话说，由作为碳化硅的第一半导体材料制成的N碳化硅半导体衬底100包括N⁺碳化硅衬底1和N^-碳化硅外延层2。在N碳化硅半导体衬底100的第一主面100-1侧，换句话说，在N^-碳化硅外延层2侧，按一定间隔55形成多个沟槽13(沟)。

在N^-碳化硅外延层2的第一主面2-1侧的一定位置，形成由带隙与N碳化硅半导体衬底100不同的半导体材料的N^-多晶硅制成的源区9，由此在N^-碳化硅外延层2与源区9之间形成异质结HJ。在源区9的第一主面9-1侧的一定位置处，将由N⁺多晶硅制成的源接触区16形成为与源区9相接触。

邻接N^-碳化硅外延层2(在沟槽13的侧壁上)、源区9以及源接触区16，经由栅绝缘膜14形成栅极10。在源接触区16上形成源极11，并且将漏极12形成在N⁺碳化硅衬底1的第二主面100-2侧。

在所述多个单位单元的外周上和在沟槽13之间的一定区域中的N^-碳化硅外延层2侧，形成有包括杂质引入区4的电场缓和区5，该杂质引入区4被形成为与异质结HJ相接触。通过层间绝缘膜15将栅极10与源极11电绝缘。

第四实施例-制造方法

以下参考图14A～14D和图15A～15C描述的是根据本发明第四实施例的制造图13中的碳化硅半导体装置20的方法。

首先，如图14A所示，制备具有形成在N⁺碳化硅衬底1上的N^-碳化硅外延层2的N碳化硅半导体衬底100。N^-碳化硅外延层2的浓度和厚度例如分别为1×10¹⁶cm^-3和101μm。

然后，如图14B所示，通过LP-CVD方法在N碳化硅半导体衬底100的N^-碳化硅外延层2侧沉积多晶硅，由此形成多晶硅层3。在此情况下，多晶硅层3具有比在引入杂质的杂质引入过程中的离子注入的离子范围大的第二厚度3T2。例如，在以70KeV的加速电压和1×10¹⁴cm^-2的剂量注入磷8的离子注入条件下，多晶硅层3具有例如5000埃的第二厚度3T2。

然后，如图14C所示，通过光刻和刻蚀，使得多晶硅层3具有包括第一厚度3T1(小于在杂质引入时的离子注入的离子范围)和第二厚度3T2(大于在杂质引入时的离子注入的离子范围)的两个不同厚度。然后，通过离子注入方法将磷8引入多晶硅层3中。如上所述，该离子注入条件包括例如70KeV的加速电压和1×10¹⁴cm^-2的剂量。

在此情况下，还将磷8注入在多晶硅层3具有比磷8的范围8R小的第一厚度3T1的区域正下方的N^-碳化硅外延层2侧，以形成杂质引入区4。  因此，形成了包括以下两者的电场缓和区5：i)在N^-碳化硅外延层2与多晶硅层3之间的异质结HJ；和ii)杂质引入区4。然后，如此获得的结构在950℃在氮气氛围中进行20分钟的热处理，以使注入多晶硅层3中的磷8活化(退火)，由此形成N^-多晶硅层3A。

然后，如图14D所示，在N^-多晶硅层3A的上面形成N⁺多晶硅层3B，以通过光刻和刻蚀对N^-多晶硅层3A和N⁺多晶硅层3B进行图案化。在图案化之后，沉积氧化膜，然后通过光刻和刻蚀对该氧化膜进行图案化，以形成掩膜材料52。

然后，如图15A所示，使用如此形成的掩膜材料52，通过反应性离子刻蚀对N^-多晶硅层3A、N⁺多晶硅层3B以及N^-碳化硅外延层2进行刻蚀，以形成源区9、源接触区16以及沟槽13。然后，去除掩膜材料52。

此外，如图15B所示，邻接N^-碳化硅外延层2(在沟槽13的侧壁上)、源区9以及源接触区16形成栅绝缘膜14，以经由栅绝缘膜14在沟槽13中形成栅极10。

然后，如图15C所示，沉积层间绝缘膜15，接着形成接触孔15A，以形成与由N⁺多晶硅制成的源接触区16相接触的源区9。然后，在N⁺碳化硅衬底1的背面上形成漏极12，从而完成了图13中的碳化硅半导体装置20。

第四实施例-操作

根据第四实施例如此制成的碳化硅半导体装置20示出与根据第三实施例的碳化硅半导体装置20的操作相似的操作。

尽管通过参考四个实施例对本发明进行了描述，但是本发明并不限于上述四个实施例。在上述教导下，本领域技术人员将可以做出上述四个实施例中的任何一个的修改和变型。

根据第四实施例的源区9具有包括N^-多晶硅的累积MOSFET。然而，源区9可以具有包括N^-多晶硅的反向MOSFET，在此情况下，可以将硼30等用于对源区9的离子注入。

如上所述，根据第三实施例和第四实施例，以纵向MOSFET作为开关元件的例子进行了说明。具有包括源区、漏区G以及驱动区的活性区的另一开关元件可以代替该纵向MOSFET。

例如，包括以下部分的横向开关元件可以得到类似效果：i)单极器件，如MOSFET、JFET(结型场效应晶体管)等；ii)双极器件，如IGBT(绝缘栅双极型晶体管)；以及iii)具有RESURF(降低表面场)结构的MOSFET。

此外，本发明的第一、第二、第三以及第四实施例均描述了N型第一导电和P型第二导电。可选地，P型第一导电和N型第二导电也可以得到类似效果。

此外，本发明的第一、第二、第三以及第四实施例均将第一半导体材料描述为碳化硅并将第二半导体材料描述为多晶硅。然而，本发明并不限于上述半导体材料。

例如，诸如包括氮化镓、金刚石、氧化锌等在内的宽隙半导体，或者锗、砷化镓、氮化铟等的任何其他半导体材料均可以得到类似效果。

换句话说，第二半导体材料可以是单晶硅、多晶硅以及非晶硅中的任何一种。

本申请基于在先日本专利申请P2005-021465号(于2005年1月28日在日本提交)。通过引用在此引入该日本专利申请P2005-021465号的全部内容，以防止翻译错误或遗漏部分。

本发明的范围参考所附权利要求书来限定。

Claims (18)

1.一种半导体装置，其包括电场缓和区，所述电场缓和区包括：

i)由以下部分形成的异质结：

a)第一半导体材料，以及

b)带隙与所述第一半导体材料不同的第二半导体材料，以及

ii)在所述第一半导体材料上被形成为与所述异质结相接触的杂质引入区。

2.根据权利要求1所述的半导体装置，其特征在于，

所述第一半导体材料是碳化硅。

3.根据权利要求1所述的半导体装置，其特征在于，

所述第二半导体材料是单晶硅、多晶硅以及非晶硅中的至少一种。

4.一种半导体装置，其包括：

1)由第一导电类型的第一半导体材料制成的半导体衬底；

2)被形成为与所述半导体衬底的第一主面相接触的阳极；

3)被形成为与所述半导体衬底的第二主面相接触的阴极，该第二主面与第一主面相对；以及

4)电场缓和区，其包括：

i)布置在所述阳极与所述半导体衬底之间的异质结，该异质结由以下部分形成：

a)第一半导体材料，以及

b)带隙与所述第一半导体材料不同的第二半导体材料，以及

ii)在所述第一半导体材料上被形成为与所述异质结相接触的杂质引入区。

5.根据权利要求4所述的半导体装置，其特征在于，

所述电场缓和区布置在所述阳极的外周上。

6.根据权利要求4所述的半导体装置，其特征在于，

所述电场缓和区按一定间隔布置。

7.一种半导体装置，其包括：

1)包括活性区的开关元件，该活性区至少包括源区、漏区和驱动区，该源区、漏区和驱动区中的每一个形成在由第一半导体材料制成的半导体衬底的一定位置处；以及

2)电场缓和区，其包括：

i)由以下部分形成的异质结：

a)第一半导体材料，以及

b)带隙与所述第一半导体材料不同的第二半导体材料，以及

ii)在所述第一半导体材料上被形成为与所述异质结相接触的杂质引入区。

8.根据权利要求7所述的半导体装置，其特征在于，

所述电场缓和区布置在所述活性区的外周上。

9.根据权利要求7所述的半导体装置，其特征在于，

所述电场缓和区布置在所述活性区中的至少一部分中。

10.根据权利要求7所述的半导体装置，其特征在于，

所述开关元件包括：

1)由所述半导体衬底制成的所述漏区；

2)由带隙与所述第一半导体材料不同的第二半导体材料制成的所述源区；

3)经由栅绝缘膜与所述半导体衬底和所述源区邻接的栅极；

4)被形成为与所述源区相接触的源极；以及

5)被形成为与所述漏区相接触的漏极。

11.根据权利要求10所述的半导体装置，其特征在于，

在所述半导体衬底的第一主面的一定位置处形成沟。

12.一种制造根据权利要求1所述的半导体装置的方法，该方法包括以下步骤：

1)由第一半导体材料和带隙与所述第一半导体材料不同的第二半导体材料形成异质结的步骤；

2)向所述第二半导体材料引入杂质的步骤；以及

3)形成杂质引入区的步骤。

13.根据权利要求12所述的制造半导体装置的方法，其特征在于，

通过将杂质经由所述第二半导体材料引入所述第一半导体材料，来执行所述形成杂质引入区的步骤。

14.根据权利要求12所述的制造半导体装置的方法，其特征在于，

与所述向所述第二半导体材料引入杂质的步骤同时地执行所述形成杂质引入区的步骤。

15.根据权利要求12所述的制造半导体装置的方法，其特征在于，

通过离子注入来执行所述引入杂质的步骤。

16.根据权利要求12所述的制造半导体装置的方法，其特征在于，

包括形成第二半导体材料的步骤，使得所述第二半导体材料的整体或一部分的厚度薄于通过所述离子注入引入的杂质的扩散深度。

17.根据权利要求12所述的制造半导体装置的方法，其特征在于，

所述第一半导体材料是碳化硅。

18.根据权利要求12所述的制造半导体装置的方法，其特征在于，

所述第二半导体材料是单晶硅、多晶硅以及非晶硅中的至少一种。

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