CN101075087B - 半导体器件及设计半导体器件的方法 - Google Patents

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Abstract

公开了根据本发明实施例的一种半导体器件，包括：第一区，具有基于作为网格线交叉点的网格点而形成的图案；以及第二区，包括多个布局单元，其外部边缘由网格点来限定，所述布局单元具有基于布线规则而形成的图案，所述图案中与第一区的图案相连的图案基于与第一区的边界处的网格点而形成。

Description

半导体器件及设计半导体器件的方法
技术领域
本发明涉及一种半导体器件和一种设计所述半导体器件的方法。具体地，本发明涉及一种半导体器件，包括设计为落在网格上的区域和设计为网格外的区域，以及一种设计所述半导体器件的方法。
背景技术
近年来，半导体器件制造工艺已经进入精细图案。另外，可以通过基于光刻或其他这种曝光技术将在掩模上形成的图案转移到半导体衬底上，来制造半导体器件。这种制造工艺具有以下问题：如果与用于曝光的光波长相比精细地形成掩模图案，由于光干涉或衍射，用于制造半导体器件的转移图案与原始掩模图案有偏移。
在近来的掩模图案形成技术中，已经实现了考虑了光干涉或衍射的OPC(Optical Proximity Correction：光学邻近校正)。根据OPC，考虑图案之间的距离或不同形状图案的组合来对图案形状进行校正。例如，如果相邻图案之间的距离较小，在半导体衬底上形成的图案的宽度变小，使得将掩模图案设定为比设计的掩模图案更宽。换句话说，OPC意欲对不同图案形状和间距的图案的各种组合进行个别地校正。如果可以任意地设定掩模图案形状和间距，各种校正类型的组合的数目是可以想像的。结果，需要太多时间来执行OPC。
为了避免这种情况，根据用于基于作为以规则的间隔排列的网格线的交叉的网格点来形成图案的网格上布局，来形成用于微机械工艺的掩模图案。可以通过基于网格点形成掩模图案，来减小图案间距和宽度的数目。换句话说，减小用于OPC的组合数目，从而节省用于OPC所需的时间段。在日本未审专利申请公开No.2005-189683中公开了与网格上布局有关的相关技术。
图6示出相关技术的掩模图案示例。在图6的掩模图案100中，在网格上形成通孔101。如图6所示，在网格点上及其周围的区域中形成通孔101。这里，例如，将网格点之间的间隔设定为制造工艺的最小图案间距。
然而，在相关技术的网格上布局中，网格间隔局限于最小图案间距。换句话说，应该基于网格点形成原本可以按照较小间隔形成的图案。这引起了以下问题：总图案大小增加，并且芯片面积随着增加，而不管精细图案工艺如何。
发明内容
根据本发明一个方面的半导体器件包括：第一区，具有基于作为网格线交叉点的网格点而形成的图案；以及第二区，包括多个布局单元，其外部边缘由网格点来限定，所述布局单元具有基于布线规则而形成的图案，所述图案中与第一区的图案相连的图案基于与第一区的边界处的网格点而形成。
根据本发明的另一个方面，设计半导体器件的方法，所述半导体器件包括：具有基于按照预定间隔排列的网格点形成的图案的元件；第一区，具有基于网格点而形成的图案；以及第二区，包括多个布局单元，布局单元的外部边缘由网格点来限定，所述方法包括：基于布线规则形成布局单元的图案；以及基于与第一区域的边界处的网格点，形成布局单元的图案中要与第一区的图案相连的图案。
根据本发明的半导体器件和用于设计所述半导体器件的方法，设置了具有基于网格点形成的图案的第一区(例如，网格上区域)。这减少了图案间距或宽度的数目，从而有助于OPC。除了网格上区域之外，还设置了第二区(例如，网格外区域)，其外部边缘由具有基于布线规则形成的内部图案的网格点限定。因此，在由布线规则限定的比网格点间隔小的图案间距的区域中，可以利用比基于网格点形成的图案间距小的间距形成布局单元中的图案。换句话说，在布局单元中形成图案的功能电路的布局面积小于网格上区域的布局面积。因此，根据本发明的半导体器件和设计所述半导体器件的方法，可以节省用于OPC的努力和芯片面积。
另外，在布局单元的图案中，基于与网格上区域的边界处的网格点，形成与网格上区域的图案相连的图案。这使得能够实现网格上区域的图案和网格外区域的图案之间的平滑连接。
根据本发明的半导体器件和设计所述半导体器件的方法，可以节省用于OPC的努力和芯片面积。
附图说明
根据以下结合附图对特定优选实施例的描述，本发明的以上和其他目的、优点和特征将更加显而易见，其中：
图1是根据本发明第一实施例的半导体器件的示意图；
图2是图1的区域A的放大图；
图3示出了根据第一实施例在网格外区域中形成的布局单元示例；
图4示出了根据第一实施例在网格外区域中形成的布局单元示例；
图5示出了根据本发明第二实施例在网格外区域中形成的布局单元示例；以及
图6示出了在相关技术的半导体器件中基于网格点进行排列的掩模图案的示例。
具体实施方式
现在将参考说明性实施例描述本发明。本领域的普通技术人员应该认识到，可以使用本发明的教义完成许多替代实施例，并且本发明不局限于针对示范性目的所示的实施例。
第一实施例
以下参考附图描述本发明的第一实施例。图1是第一实施例的半导体器件1的示意图。如图1所示，半导体器件1包括焊盘10和电路形成区11。焊盘10是半导体器件1的输入/输出端子。在电路形成区11中，形成用于执行半导体器件1功能的电路和电路块。此外，电路形成区11包括第一区(例如，网格上区域12)和第二区(例如，网格外区域13)。
在网格上区域12中，基于网格点形成图案。例如，在该区域中形成逻辑电路。在网格外区域13中，形成其外部边缘由网格点限定的多个布局单元。例如，在该区域中形成SRAM(静态随机存取存储器)等。附带地，随后更加详细地描述布局单元。接下来详述网格上区域12和网格外区域13。图2是网格上区域12和网格外区域13之间边界处的区域A的放大图。
如图2所示，区域A包括网格点30。在图2中，网格线31延伸以在网格点之间进行连接。网格点30是网格线31的交叉点。基于最小图案宽度的设计规则来设定网格点之间的距离(网格间隔a)。可以自由地适当设定网格间隔，并且网格间隔可以是由规则指定的最小图案宽度的整数倍或1/2。
区域A包括网格上区域12和网格外区域13。另外，区域A包括第一金属配线层21、第二金属配线层22、和连接线(通孔)23。在网格上区域12中，基于网格点30对第一金属配线层21、第二金属配线层22、和通孔23进行布置。对网格上区域12上的第一金属配线层21、第二金属配线层22、和通孔23进行排列，使得图案中心是网格点30，而图案外部边缘通过网格点30的中点。
在网格外区域13中，形成实质相同布局图案的多个布局单元。基于布线规则形成所述布局单元中的图案。在布局单元的图案中，基于与网格上区域12的边界处的网格点，形成将要与网格上区域12的图案相连的图案。在图2所示的示例中，将SRAM单元形成为布局单元中的功能电路。基于制造工艺中指定的布线规则对SRAM单元的图案进行布置。随后详细描述所述布线规则。
图2的SRAM单元包括作为金属线的位线BL、地线VSS、电源线VDD、单元线CL和通孔23。位线BL是SRAM输入/输出线，并且例如形成为第二金属配线层。地线VSS向SRAM施加地电势，并且例如形成为第一金属配线层。电源线VDD向SRAM施加电源电势，并且例如形成为第一金属配线层。单元线CL连接在SRAM的元件之间，并且例如形成为第一金属配线层。以下给出关于网格外区域13中的SRAM单元的详细描述。
这里，SRAM单元的位线BL、电源线VDD和地线VSS与网格上区域12中的线路相连。尽管遵循所述布线规则，但是不是基于网格点来对对网格外区域13中的布局单元的图案进行排列。为此目的，基于网格上区域12和网格外区域13之间的边界处的网格点，对网格外区域13中的布局单元的图案进行排列。换句话说，基于SRAM单元的外部边缘处的网格点，对SRAM单元的位线BL、电源线VDD和地线VSS进行布置。
对SRAM单元进行描述作为在网格外区域13中形成的布局单元的示例。图3是布局单元40(例如，SRAM单元)的示意图。附带地，为易于说明从图3中省略了位线BL。在图3中，将网格间隔a设定为最小图案宽度的设计规则的1/2。
如图3所示，完成SRAM单元，使得在最低的衬底层上形成扩散层24，在衬底区域下面的栅极层中形成字线WL和栅极电极25，并且在栅极层下面的金属配线层中形成电源线VDD、地线VSS和单元线CL。在网格外区域13中的SRAM单元中，基于布线规则形成区域和线路。例如，布线规则定义了最小图案宽度b、最小图案间距c和闭距离(inclusive distance)d。最小图案宽度b定义了沿与图案纵向垂直的方向的最小图案宽度。最小图案间距c定义了在相同层中形成的图案之间的最小间隔。通常，作为闭距离d，设定小于最小图案宽度b或最小图案间距c的值。闭距离d定义了在通孔区与线路区重叠的区域中通孔的外部边缘与金属线的外部边缘之间的距离。
将图3的SRAM单元线路或区域形成图案为不小于最小图案宽度b的尺寸。另外，在形成图案的条件下，将在相同的层中形成的图案之间的距离设定为最小图案间距c或更大。在该实施例的形成图案条件中，通孔23的一边与最小图案宽度b相对应。在顶视图中，在与金属线路、扩散层和栅极电极相同的区域中形成通孔23，以便连接金属配线层的图案和其他图案。在这种情况下，如果在相同的区域中形成利用最小宽度b形成图案的通孔23和金属线路，用更大的宽度使在与通孔23相同的区域中形成的金属线或其他图案形成图案，以确保闭距离d。
图4示出了其中在网格上区域12中形成网格外区域13的布局单元的布局示例。附带地，在图4所示的示例中，网格间距a是由与图3的示例类似的设计规则指定的最小图案宽度的1/2。图4的SRAM单元也满足布线规则。然而，在网格上区域12中，应该基于网格点对图案进行布置，所以图4的SRAM的闭距离d’大于图3的SRAM单元的闭距离d。结果，网格上区域12中所形成图案的SRAM单元大于网格外区域13中的所形成图案的SRAM单元。将图3的SRAM单元与图4的SRAM单元进行比较的结果揭示出：图3的SRAM单元要求30(长度方向)×19(宽度方向)的网格点，而图4的SRAM单元要求34(长度方向)×23(宽度方向)的网格点。
事实上，该实施例中的半导体器件包括由排列成矩阵的多个网格点限定的半导体衬底、在网格上区域12上形成的第一图案和在网格外区域13上形成的第二图案。第一图案在半导体衬底上沿第一方向延伸，将第一图案设置在从排列成矩阵的多个网格点中选定的第一组上；具有与第一方向垂直的第二方向上的宽度，将第二方向上的第一图案的边缘设置在第二方向上的相邻网格点的中央。第二图案在半导体衬底上沿第一方向延伸，将第二图案设置在从排列成矩阵的多个网格点中选定的第二组上；具有与第一方向垂直的第二方向上的宽度，将第二方向上的第二图案的边缘不设置在第二方向上的相邻网格点的中央。
此外，事实上，该实施例中的半导体器件包括多个第一图案和多个第二图案。第一图案具有宽度，每一个宽度均与最小宽度的N倍相对应，N是整数(N＞1)，将第一图案设置为具有与最小间隔的M倍相对应的第一图案之间的间隔，M是整数(M＞1)。第二图案包括具有宽度的部分，每一个宽度均是与最小宽度的K倍相对应的宽度，K是整数(K＞1)，将所述部分设置为具有不与最小间隔的J倍相对应的第二图案之间的间隔，J是整数(J＞1)。
如根据以上所理解的，在该实施例的半导体器件中，在网格上区域12中形成具有随机图案的电路，而在网格外区域13中形成具有规则图案的电路。换句话说，将具有随机图案的电路设计为位于网格上(基于网格点来形成图案)，以从而减小图案宽度和图案间距的数目。这节省了OPC的努力和掩模形成的时间段。附带地，例如，基于在最小图案宽度是65nm或更小的条件下的制造工艺来制造该实施例中的半导体器件。具有设定为65nm或更小的最小图案宽度的制造工艺要求OPC。因此，本发明对于形成在这种制造工艺中使用的图案是更有效的。
另一方面，将具有规则图案的电路设计到网格外区域(基于布线规则而不是网格点来形成图案)，从而节省电路布局面积。优选地，在先地检测关于网格外区域13中的布局单元的电路操作；否则，由于OPC中的故障，电路不能正确地在布局单元中起作用。另外，如果其数据在库等中进行了登记，可以使用基于网格外布局来形成图案、并且检查过电路操作的布局单元用于设计其他半导体器件。
在该实施例中，在网格外区域13中的线路图案中，与网格上区域12的图案相连的线路图案在布局单元的外部边缘处的网格上。这使得能够实现网格外区域13的图案和网格上区域12的图案之间的平滑连接。另外，优选地，基于网格点来设定网格上区域12中的布局单元的外部边缘。如果网格上布局单元的外部边缘在网格外，可以消除网格外布局单元和网格上区域中图案之间的无效区域。
附带地，即使在制造网格上区域和网格外区域共存的半导体器件的情况下，可以通过CAD(计算机辅助设计)工具等来执行自动布局和布线。例如，可以将网格外区域的网格点间隔和布局单元预先登记在CAD工具中。在这种情况下，在CAD工具中，可以通过基于网格点来设定用于布局的条件，来执行自动布局和布线以基于网格点来对元件进行排列。如果所布置的电路包括与网格外布局单元相对应的电路，可以从已登记的布局单元中选择布局单元，并且根据电路图案进行布置。
第二实施例
根据本发明第二实施例的半导体器件与第一实施例的半导体器件实质相同。在第一实施例的半导体器件的网格外区域中，对每一个均包括一个功能电路的多个布局单元进行排列。相反，在第二实施例的半导体器件的网格外区域中，对每一个均包括多个功能电路的多个布局单元进行排列。
图5是作为第二实施例的布局单元的示例的包括4个SRAM单元的布局单元60的示意性布局图。如图5所示，布局单元60在相对于电源线VDD对称的区域中，各包括两个SRAM单元。在布局单元60中，还将与布局单元外部的线路相连的图案设计为位于网格上。另外，布局单元60的外部边缘在网格上。
在第二实施例中，将多个功能电路集成到一个布局单元中，从而组合多个单元之间可共享的图案。另外，布局单元允许网格外布局，所以可以根据网格外布局来设定布局单元的功能电路之间的间隔。结果，如果在第一和第二实施例中布置相同数目的功能电路，与第一实施例的布局单元相比，在第二实施例的布局单元中可以减少无效区域。换句话说，如果使用第二实施例的布局单元，可以比第一实施例更多地节省芯片面积。
附带地，登记为布局单元的电路不局限于SRAM，并且可以将读出放大器等登记为布局单元。
显而易见的是本发明不局限于以上实施例，在不脱离本发明范围和精神的情况下，可以对以上实施例进行修改和变化。

Claims (7)

1.一种设计半导体器件的方法，所述半导体器件具有由排列成矩阵的多个网格点限定的半导体衬底，该方法包括：
设置第一区，所述第一区具有基于网格点而形成的图案；以及
设置第二区，在所述第二区中由布线规则限定比网格点间隔小的图案间距，所述第二区包括多个布局单元，布局单元的外部边缘由网格点来限定，所述布局单元具有基于布线规则而形成的图案，其中，利用比基于网格点形成的图案间距小的间距形成布局单元中的图案，以及在布局单元的图案中，与第一区的图案相连的图案基于与第一区的边界处的网格点而形成。
2.根据权利要求1所述的设计半导体器件的方法，其中，布局单元每一个均包括一个或更多功能电路。
3.根据权利要求1所述的设计半导体器件的方法，其中，布局单元的每一个均是半导体器件的功能电路，以及该方法还包括：
在先地检查功能电路的电路操作，并且将其登记作为可重复使用的数据。
4.根据权利要求1所述的设计半导体器件的方法，其中，网格点之间的间隔是由布线规则指定的最小图案宽度的整数倍数或1/2。
5.根据权利要求1所述的设计半导体器件的方法，其中，作为布线规则，预先设定定义了图案之间的最小间隔的最小图案间隔或定义了图案的最小宽度的最小图案宽度。
6.根据权利要求1所述的设计半导体器件的方法，其中，第一区的图案的外部边缘通过网格点中相邻网格点之间的中点。
7.一种设计半导体器件的方法，所述半导体器件具有由排列成矩阵的多个网格点限定的半导体衬底，所述方法包括：
在第一区上形成在半导体衬底上沿第一方向延伸的第一图案，将所述第一图案设置在从排列成矩阵的多个网格点中选定的第一组上，具有与第一方向垂直的第二方向上的宽度，将第二方向上的第一图案的边缘设置在第二方向上的相邻网格点的中央；以及
在第二区上形成在半导体衬底上沿第一方向延伸的第二图案，将所述第二图案设置在从排列成矩阵的多个网格点中选定的第二组上，具有与第一方向垂直的第二方向上的宽度，将第二方向上的第二图案的边缘不设置在第二方向上的相邻网格点的中央。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907441B2 (en) * 2010-02-09 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for double-patterning-compliant standard cell design
CN103576443B (zh) * 2012-08-03 2016-05-11 无锡华润上华半导体有限公司 一种光学临近矫正方法
CN103412462B (zh) * 2013-07-26 2016-03-02 北京京东方光电科技有限公司 一种掩膜板及液晶面板
CN105095563A (zh) * 2015-06-05 2015-11-25 武汉新芯集成电路制造有限公司 一种构建芯片opc模型的方法
CN113641077B (zh) * 2020-04-27 2024-03-19 联华电子股份有限公司 一种稳定带隙电压的方法
CN114662443B (zh) * 2020-12-23 2024-04-19 上海寒武纪信息科技有限公司 集成电路布局设计方法、装置及可读存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1102508A (zh) * 1993-06-21 1995-05-10 松下电子工业株式会社 半导体集成电路的布图设计方法
US6791128B1 (en) * 2001-10-26 2004-09-14 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for designing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168994A (ja) * 1992-11-30 1994-06-14 Kawasaki Steel Corp 半導体装置およびその製造方法
JPH0992797A (ja) * 1995-09-22 1997-04-04 Hitachi Ltd セルレイアウト方法
JP2002297683A (ja) * 2001-04-03 2002-10-11 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト設計方法
US7023056B2 (en) * 2003-11-26 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
JP4229829B2 (ja) 2003-12-26 2009-02-25 Ｎｅｃエレクトロニクス株式会社 ホールパターン設計方法、およびフォトマスク

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1102508A (zh) * 1993-06-21 1995-05-10 松下电子工业株式会社 半导体集成电路的布图设计方法
US6791128B1 (en) * 2001-10-26 2004-09-14 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for designing the same

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Publication number Publication date
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Granted publication date: 20120404

Termination date: 20140515