CN101060126A - 薄膜晶体管与像素结构及其制造方法 - Google Patents

Abstract

本发明是有关于一种薄膜晶体管与像素结构及其制造方法，该方法是先提供一基板，形成一具有一主动区及一储存电容区的半导体层于透光基板上，并于半导体层上形成一源极及一漏极，接着于源极、漏极及半导体层上形成一隔离层，再于隔离层上形成一栅极及一电容电极，栅极及电容电极分别设于与主动区及储存电容区的对应处上，并于栅极、电容电极及隔离层上依序形成一介电层及一屏蔽层，如此已形成一薄膜晶体管，接着于屏蔽层形成一开口图案进行刻蚀，进而形成一接触窗，最后形成一导电层于屏蔽层上，使得漏极通过接触窗与导电层电性连接，如此经上述步骤形成一像素结构，本发明的像素结构可增加其储存电容量，且不会降低开口率，又可防止金属外漏。

Description

薄膜晶体管与像素结构及其制造方法

技术领域

本发明是有关于一种薄膜晶体管与像素结构，及该像素结构的制造方法。

背景技术

一般对于PMOS晶体管的制作流程，于光刻工艺上须利用掩膜来定义出P+及P-区域，而且一般P型晶体管制作包含形成一多晶硅层，以掩膜来定义出其P+及P-区域，再依序形成一绝缘层、一栅极、一介电层，形成接触窗于介电层中、一源极电极、一漏极电极及一有机层，及形成另一接触窗于该有机层，形成一导电层于该有机层并通过另一接触窗与该漏极电极电性连接。如此整体需要经过六道掩膜进行光刻工艺构成，将增加其工艺难度及复杂性且无法降低生产成本及提高产出率。

另如中国台湾地区专利公告第I253533号的“栅极、薄膜晶体管以及像素结构的制作方法”，此篇专利内容为提供一种像素结构的制作方法，是先于一基底上形成一图案化的罩幕层，其中该罩幕层是暴露出一预定形成栅极的区域；接着于该罩幕层所暴露的该区域中形成一栅极；移除该罩幕层；于该基板上形成一绝缘层，覆盖住该栅极；再于该栅极上方的该绝缘层上形成一信道层；然后于该信道层上形成一源极与一漏极；于该基板上形成一保护层，其中该保护层具有一开口，用以暴露出部分的该漏极；以及最后于该保护层上形成一像素电极，并使该像素电极通过该开口而与该漏极电性连接。

虽然上述现有技术，可制作一像素结构，但工艺较复杂，无法降低生产成本及提高产出率，所以，现有技术无法符合使用者于实际使用时所需。

发明内容

本发明的一目的，在于提供一种薄膜晶体管与像素结构及其制造方法，可大幅提高储存电容量，并不会降低开口率。

本发明的另一目的，在于提供一种薄膜晶体管与像素结构及其制造方法，不会使该像素结构内的金属外漏，导致电性问题产生。

本发明的再一目的，在于提供一种薄膜晶体管与像素结构及其制造方法，使用五道掩膜工艺，可有效提高产出率，降低生产成本，并将该介电层搭配以高开口率的材料作成的屏蔽层于同一道掩膜工艺，如此克服电性相互干扰的问题。

为了达到上述目的，本发明提供一种薄膜晶体管与像素结构及其制造方法，本发明的像素结构的制造方法是先提供一基板，接着形成一半导体层于该基板上，而该半导体层具有一主动区及一储存电容区，然后形成一源极及一漏极于该半导体层上，再形成该隔离层于该源极、该漏极及该半导体层上，接着形成一栅极及一电容电极于该隔离层上，因此该隔离层有效隔离该栅极及该电容电极与该源极及该漏极，然后依序形成一介电层及一屏蔽层于该栅极、该电容电极及该隔离层上，并利用一光刻刻蚀工艺于该屏蔽层刻蚀一开口图案，该开口图案位置与该漏极对应，且以该漏极为刻蚀停止面，从该开口图案刻蚀该屏蔽层及该介电层至该漏极停止，形成一接触窗，最后形成一导电层于该屏蔽层上，该导电层通过该接触窗与该漏极电性连接。

上述半导体层的主动区及储存电容区是通过P+离子注入而形成，使该主动区为P+轻离子掺杂区，该储存电容区为P+重离子掺杂区，然后可对该半导体层进行一活化工艺，以活化经P+离子注入的半导体层。

上述源极及漏极上可分别设置一钝化层，该主动区包含一第一主动区及一第二主动区，该栅极包含一第一部及一第二部，该栅极的第一部及第二部分别设于与该第一主动区及该第二主动区的对应处上，然后以该栅极为屏蔽，对该半导体层的主动区进行P-离子注入，于该主动区形成一P-轻离子掺杂区，接着可对该半导体层的主动区进行一活化工艺，以活化经P-离子注入的主动区。

由上述步骤构成该像素结构，本发明的储存电容区是由该半导体层、该隔离层及该电容电极构成，可大幅提高储存电容量，并不会降低开口率，且不会使该像素结构内的金属外漏，导致电性问题产生，而且本发明的制造方法具有五道掩膜工艺，降低工艺的复杂度，有效提高产出率，降低生产成本，本发明将该介电层配该屏蔽层于同一道掩膜工艺，可克服电性相互干扰(Cross-talk)的问题。

附图说明

图1：本发明的像素结构制造流程示意图；

图2A：本发明的步骤S10的剖面结构示意图；

图2B：本发明的步骤S10的俯视结构示意图；

图2C：本发明的步骤S11的剖面结构示意图；

图2D：本发明的步骤S11的俯视结构示意图；

图2E：本发明的步骤S12的剖面结构示意图；

图2F：本发明的步骤S12的俯视结构示意图；

图2G：本发明的步骤S13的剖面结构示意图；

图2H：本发明的步骤S13的俯视结构示意图；

图2I：本发明的步骤S14的剖面结构示意图；

图2J：本发明的步骤S14的俯视结构示意图；

图2K：本发明的步骤S15及S16的剖面结构示意图；

图2L：本发明的步骤S15及S16的俯视结构示意图；

图2M：本发明的步骤S17的剖面结构示意图；

图2N：本发明的步骤S17的俯视结构示意图；

图3：本发明的形成半导体层的流程示意图；

图4：本发明的形成源极及漏极的流程示意图；

图5：本发明的形成栅极及电容电极的流程示意图；

图6：本发明的形成介电层及屏蔽层的流程示意图；及

图7：本发明的形成导电层的流程示意图。

附图标号：

10   透光基板          12   半导体层

120  主动区            122  储存电容区

124  第一主动区        126  第二主动区

128  P-轻离子掺杂区    14   源极

16   漏极              18   隔离层

20   栅极              200  第一部

202  第二部            22   电容电极

24   介电层            26   屏蔽层

28   接触窗            30   开口图案

32   导电层

具体实施方式

为使贵审查委员对本发明的结构特征及所达成的功效有更进一步的了解与认识，配以较佳的实施例及配合图标说明。

请参阅图1、图2A及图2B，分别为本发明的像素结构制造流程示意图、本发明的步骤S10的剖面结构示意图及本发明的步骤S10的俯视结构示意图。如图所示：本发明提供一种薄膜晶体管与像素结构及其制造方法，该像素结构的制造方法是先进行步骤S10，提供一透光基板10，该透光基板10的材质包含玻璃、石英或塑料，但视设计需求而定，透光基板10可替换为不透光基板。

请一并参阅图2C及图2D，分别为本发明的步骤S11的剖面结构示意图及本发明的步骤S11的俯视结构示意图。如图所示：接着执行步骤S11，形成一半导体层12于该透光基板10上，再一并参阅图3，形成该半导体层12的方法是先执行步骤S20，沉积一半导体薄膜于该透光基板10上，规划出一主动区120及一储存电容区122，接着执行步骤S21，形成一第一光刻胶屏蔽于该半导体薄膜上，再执行步骤S22，利用一第一掩膜对该第一光刻胶屏蔽进行一光刻工艺，该第一掩膜举例为一半调掩膜或一灰阶掩膜，之后进行一刻蚀工艺形成一已图案化的第一光刻胶屏蔽，该已图案化的第一光刻胶屏蔽包含一遮光区及一半穿透区，该遮光区与上述主动区120对应，该半穿透区与上述储存电容区122对应，对应该遮光区的该已图案化的第一光刻胶屏蔽的厚度较该半穿透区的厚度厚，进行步骤S23，通过该已图案化的第一光刻胶屏蔽对该半导体薄膜进行P离子注入，使得与该遮光区对应的主动区120形成一P-轻离子掺杂区，另使与该半穿透区对应的储存电容区122形成一P+重离子掺杂区，其中，该P+离子注入浓度介于1E18与1E21atom/cm³之间，再进行步骤S24，移除该已图案化的第一光刻胶屏蔽，形成该半导体层12，该半导体层12的材质包含多晶硅，另外于形成该半导体层12后，进一步进行一活化工艺，活化该半导体层12中的P离子，该活化工艺的温度介于摄氏550度与摄氏1000度之间。

请一并参阅图2E及图2F，分别为本发明的步骤S12的剖面结构示意图及本发明的步骤S12的俯视结构示意图。如图所示：当形成该半导体层12后，执行步骤S12，形成一源极14及一漏极16于该半导体层12上，请一并参阅图4，形成该源极14及该漏极16的方法是先执行步骤S30，沉积一第一金属层于该半导体层12上，接着执行步骤S31，沉积一第二光刻胶屏蔽于该第一金属层上，再执行步骤S32，利用一第二掩膜对该第二光刻胶屏蔽进行一光刻工艺，之后进行一刻蚀工艺形成一已图案化的第二光刻胶屏蔽，进入步骤S33，移除未被该已图案化的第二光刻胶屏蔽遮蔽的局部的该第一金属层，最后执行步骤S34，移除该已图案化的第二光刻胶屏蔽，形成该源极14及该漏极16，另进一步可于该源极14及漏极16上分别设置一钝化层。

请一并参阅图2G及图2H，分别为本发明的步骤S13的剖面结构示意图及本发明的步骤S13的俯视结构示意图。如图所示：当形成该源极14及该漏极16后，执行步骤S13，形成一隔离层18于该源极14、该漏极16及该半导体层12上，该隔离层18的材质包含氧化硅(SiOx)、氮化硅(SiNx)或上述组合，其厚度介于600与1200之间。

再一并参阅图2I及图2J，分别为本发明的步骤S14的剖面结构示意图及本发明的步骤S14的俯视结构示意图。如图所示：形成该隔离层18后，执行步骤S14，形成一栅极20及一电容电极22于该隔离层18上，请一并参阅图5，形成该栅极20及该电容电极22的方法是先执行步骤S40，沉积一第二金属层于该隔离层18上，接着执行步骤S41，沉积一第三光刻胶屏蔽于该第二金属层上，再执行步骤S42，利用一第三掩膜对该第三光刻胶屏蔽进行一光刻工艺，之后进行一刻蚀工艺形成一已图案化的第三光刻胶屏蔽，进入步骤S43，移除未被该已图案化的第三光刻胶屏蔽遮蔽的局部的该第二金属层，最后执行步骤S44，移除该已图案化的第三光刻胶屏蔽，形成该栅极20及该电容电极22，该半导体层12的主动区120包含一第一主动区124及一第二主动区126，该栅极20包含一第一部200及一第二部202，该栅极20的第一部200设于与该第一主动区124上方，该栅极20的第二部202设于与该第二主动区126上方，而该电容电极22设于与该储存电容区122对应处，然后进一步执行步骤S45，以该栅极20为屏蔽，对该半导体层12的主动区120进行P-离子注入，于该主动区120内形成一P-轻离子掺杂区128，该P-离子注入浓度介于1E16与1E18atom/cm³之间，再执行步骤S46，对该半导体层12进行一活化工艺，以活化该P-轻离子掺杂区128，该活化工艺的温度介于摄氏550度与摄氏1000度之间。

接着一并参阅图2K及图2L，分别为本发明的步骤S15及S16的剖面结构示意图及本发明的步骤S15及S16的俯视结构示意图。如图所示：形成该栅极20及该电容电极22后，执行步骤S15，依序形成一介电层24及一屏蔽层26于该栅极20、该电容电极22及该隔离层18上，经上述步骤已形成一薄膜晶体管，请参阅图6，形成该介电层24及该屏蔽层26的方法是先执行步骤S50，依序沉积一介电薄膜及一屏蔽薄膜于该栅极20、该电容电极22及该隔离层18上，再执行步骤S51，利用一第四掩膜对该介电薄膜及该屏蔽薄膜进行一光刻及刻蚀工艺，形成该介电层24及该屏蔽层26，上述介电层24的材质包含氧化硅、氮化硅或上述组合，其厚度介于1000与6000之间，经上述步骤S51，执行步骤S16，形成一接触窗28于该屏蔽层26上，并与该漏极16对应，使该漏极16暴露，上述形成该接触窗28的方法是先利用该第四掩膜对该介电薄膜及该屏蔽薄膜进行该光刻刻蚀工艺，进一步于该屏蔽薄膜表面形成一与该漏极16对应的开口图案30，通过该开口图案30干刻蚀该屏蔽薄膜及该介电薄膜，并以该漏极16为一刻蚀停止面，进而形成该接触窗28。

最后一并参阅图2M及图2N，分别为本发明的步骤S17的剖面结构示意图及本发明的步骤S17的俯视结构示意图。如图所示：形成该接触窗28后，执行步骤S17，形成一导电层32于该屏蔽层26上，并通过该接触窗28与该漏极16电性连接，请参阅图7，形成该导电层32的方法是先执行步骤S60，沉积一导电薄膜于该屏蔽层26上，并通过该接触窗28与该漏极16电性连接，接着执行步骤S61，沉积一第四光刻胶屏蔽于该导电薄膜上，再执行步骤S62，利用一第五掩膜对该第四光刻胶屏蔽进行一光刻工艺，之后进行一刻蚀工艺形成一已图案化的第四光刻胶屏蔽，进入步骤S63，移除未被该已图案化的第四光刻胶屏蔽遮蔽的局部的该导电薄膜，最后执行步骤S64，移除已图案化的该第四光刻胶屏蔽，形成该导电层32，其中，该导电层32的材质包含氧化铟锡(ITO)、氧化铟锌(IZO)或上述组合。

由上述步骤构成该像素结构，本发明的储存电容区是由该半导体层、该隔离层及该电容电极构成，可大幅提高储存电容量，并不会降低开口率，且不会使该像素结构内的金属外漏，导致电性问题产生，而且本发明的制造方法具有五道掩膜工艺，降低工艺的复杂度，有效提高产出率，降低生产成本，本发明将该介电层配该屏蔽层于同一道掩膜工艺，可克服电性相互干扰(Cross-talk)的问题。

以上所述者，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围，举凡依本发明权利要求所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求内。

Claims (21)

1.一种像素结构，其特征是，该像素结构包含：

一基板；

一半导体层，设置于该基板上，并包含一主动区及一储存电容区；

一源极以及一漏极，设置于该半导体层上；

一隔离层，设置于该源极、漏极以及半导体层上；

一栅极，设置于该隔离层上并位于所述的主动区上方；

一介电层，设置于该栅极上；

一屏蔽层，设置于该介电层上，并包含一接触窗，该接触窗以暴露所述的漏极；及

一导电层，设置于所述的屏蔽层上，并通过所述的接触窗与所述的漏极电性连接。

2.如权利要求1所述的像素结构，其特征是，该像素结构还包含：

一电容电极，设置于所述的隔离层上并位于所述的储存电容区上方。

3.如权利要求1所述的像素结构，其特征是，所述的主动区包含一第一主动区以及一第二主动区，且所述的栅极具有一第一部以及一第二部，该第一部及第二部分别位于所述的第一主动区及第二主动区上方。

4.如权利要求3所述的像素结构，其特征是，所述的第一主动区及第二主动区分别为一轻离子掺杂区。

5.如权利要求1所述的像素结构，其特征是，所述的储存电容区为一重离子掺杂区。

6.如权利要求1所述的像素结构，其特征是，所述的隔离层的厚度范围介于600与1200之间。

7.如权利要求1所述的像素结构，其特征是，所述的介电层的厚度介于1000与6000之间。

8.一种像素结构制造方法，其特征是，该像素结构制造方法包含：

提供一基板；

形成一半导体层于该基板上；

形成一源极及一漏极于该半导体层上；

形成一隔离层于该源极及漏极上；

形成一栅极及一电容电极于该隔离层上；

形成一介电层于该栅极及该电容电极上；

形成一屏蔽层于该介电层上；

形成一接触窗于于所述的漏极上方以暴露该漏极；及

形成一导电层于所述的屏蔽层上并通过所述的接触窗与所述的漏极电性连接。

9.如权利要求8所述的像素结构制造方法，其特征是，形成所述的半导体层的步骤包含：

沉积一半导体薄膜于所述的基板上；

形成一第一光刻胶屏蔽于该半导体薄膜上；

利用一第一掩膜对该第一光刻胶屏蔽进行一光刻工艺，形成一已图案化的第一光刻胶屏蔽；

通过该已图案化的第一光刻胶屏蔽对所述的半导体薄膜进行一第一离子注入以形成一储存电容区；及

移除所述的已图案化的第一光刻胶屏蔽，形成所述的半导体层。

10.如权利要求9所述的像素结构制造方法，其特征是，所述的第一光刻胶屏蔽为一半调掩膜，包含一遮光区及一半穿透区分别对应所述的已图案化的第一光刻胶屏蔽的一第一厚度以及一第二厚度，其中该第一厚度大于该第二厚度。

11.如权利要求9所述的像素结构制造方法，其特征是，所述的第一离子注入为一p+离子注入是在所述的半导体层上对应区域形成一p+离子区域，其中该p+离子注入浓度介于1E18与1E21atom/cm³之间。

12.如权利要求11所述的像素结构制造方法，其特征是，该像素结构制造方法进一步包括进行一活化工艺，活化所述的p+离子区域。

13.如权利要求12所述的像素结构制造方法，其特征是，所述的活化工艺的温度介于摄氏550度与摄氏1000度之间。

14.如权利要求9所述的像素结构制造方法，其特征是，形成所述的源极及所述的漏极的步骤包含：

沉积一第一金属层于所述的半导体层上；

沉积一第二光刻胶屏蔽于该第一金属层上；

利用一第二掩膜对该第二光刻胶屏蔽进行一光刻工艺，形成一已图案化的第二光刻胶屏蔽；

移除未被该已图案化的第二光刻胶屏蔽遮蔽的局部的所述的第一金属层；及

移除所述的已图案化的第二光刻胶屏蔽，形成所述的源极及所述的漏极。

15.如权利要求9所述的像素结构制造方法，其特征是，形成所述的栅极及所述的电容电极的步骤包含：

沉积一第二金属层于所述的隔离层上；

沉积一第三光刻胶屏蔽于该第二金属层上；

利用一第三掩膜对该第三光刻胶屏蔽进行一光刻工艺，形成一已图案化的第三光刻胶屏蔽；

移除未被该已图案化的第三光刻胶屏蔽遮蔽的局部的所述的第二金属层；及

移除所述的已图案化的第三光刻胶屏蔽，形成所述的栅极及所述的电容电极。

16.如权利要求9所述的像素结构制造方法，其特征是，形成所述的栅极及所述的电容电极的步骤后进一步包含以该栅极为一屏蔽，对所述的半导体层进行一p-离子注入是在所述的半导体层上对应区域形成一p-离子区域，其中该P-离子注入浓度介于1E17与1E19atom/cm³之间。

17.如权利要求16所述的像素结构制造方法，其特征是，该像素结构制造方法进一步包括进行一活化工艺，活化所述的p-离子区域。

18.如权利要求17所述的像素结构制造方法，其特征是，所述的活化工艺的温度介于摄氏550度与摄氏1000度之间。

19.如权利要求8所述的像素结构制造方法，其特征是，形成所述的介电层及所述的屏蔽层的步骤包含：

依序沉积一介电薄膜及一屏蔽薄膜于所述的栅极、所述的电容电极及所述的隔离层上；及

利用一第四掩膜对所述的介电薄膜及所述的屏蔽薄膜进行一光刻刻蚀工艺，形成所述的介电层及所述的屏蔽层。

20.如权利要求19所述的像素结构制造方法，其特征是，形成所述的接触窗的步骤是利用所述的第四掩膜于所述的屏蔽薄膜表面形成一与所述的漏极对应的开口图案，通过所述的开口干刻蚀所述的屏蔽薄膜及介电薄膜，并以所述的漏极为一刻蚀停止面。

21.如权利要求8所述的像素结构制造方法，其特征是，形成所述的导电层的步骤包含：

沉积一导电薄膜于所述的屏蔽层上，并通过所述的接触窗与所述的漏极电性连接；

沉积一第四光刻胶屏蔽于该导电薄膜上；

利用一第五掩膜对该第四光刻胶屏蔽进行一光刻工艺，形成一已图案化的第四光刻胶屏蔽；

移除未被该已图案化的第四光刻胶屏蔽遮蔽的局部的所述的导电薄膜；及

移除已图案化的所述的第四光刻胶屏蔽，形成所述的导电层。

Images