CN101046942A - 译码器电路 - Google Patents

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CN101046942A CNA2007100787430A CN200710078743A CN101046942A CN 101046942 A CN101046942 A CN 101046942A CN A2007100787430 A CNA2007100787430 A CN A2007100787430A CN 200710078743 A CN200710078743 A CN 200710078743A CN 101046942 A CN101046942 A CN 101046942A
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Abstract

本发明提供一种译码器电路，其可在规定的时间内输出选择的模拟等级电压。所述译码器电路具有等级电压输入端子和输入信号端子，根据输入到输入信号端子的输入信号，通过晶体管从由等级电压输入端子输入的多个等级电压中选择规定的等级电压，将规定的等级电压输出到输出端子，所述译码器电路具有：第1选择电路，其具有多个第1导电类型晶体管，该多个第1导电类型晶体管包括被施加基于输入信号的高电压或低电压中任一方的栅极、被施加规定的等级电压或以规定的等级电压为基准的等级电压的源极；第2选择电路，其包括多个第2导电类型晶体管，该多个第2导电类型晶体管具有被施加第1导电类型晶体管所被施加的规定的等级电压的源极、被施加基于所述输入信号的高电压或低电压中任一方的栅极。

Description

译码器电路
技术领域
本发明涉及主要使用在液晶驱动用源极驱动器(source driver)LSI中的模拟等级电压选择用译码器电路。
背景技术
一般，TFT液晶驱动用源极驱动器LSI从所输入的n位的信号中，在正极侧和负极侧分别选择2n(2×n)种的模拟等级电压来输出。用于选择该模拟等级电压的以往的译码器电路例如由图1、图2所示那样的电路构成。
图1、图2是用于选择正极侧的模拟等级电压的译码器电路，将能够针对每个NWell实现NWell的电压电平的NWell工艺作为前提。一般，模拟等级电压是在等级电压生成电路中通过线(string)电阻等进行分压而生成的，分别从译码器电路的等级电压输入端子输入。译码器电路一般根据6位～10位的输入信号来选择26～210(64～1024)种模拟等级电压，但为了容易说明动作，所以使用4位和8位的情况进行说明。
图1是通过4根输入信号的组合，选择任意的16种模拟等级电压来进行输出的4位译码器电路。I0、I1、I2、以及I3为反相器元件，I0的输入连接在节点G0上、输出连接在节点G0B上，I1的输入连接在节点G1上、输出连接在节点G1B上，I2的输入连接在节点G2上、输出连接在节点G2B上，I3的输入连接在节点G3上、输出连接在节点G3B上。即，节点G0B意味着节点G0的反转，节点G1B意味着节点G1的反转，节点G2B意味着节点G2的反转，节点G3B意味着节点G3的反转。
节点VH 0～VH 15的16根是模拟等级电压输入，分别连接PMOS晶体管P0_0～P0_15的源极。在P0_0～P0_15中，P0_0、P0_2、P0_4、P0_6、P0_8、P0_10、P0_12、以及P0_14的栅极连接节点G0，P0_1、P0_3、P0_5、P0_7、P0_9、P0_11、P0_13、以及P0_15的栅极连接节点G0B。
节点Net1_0连接晶体管P0_0、P0_1的漏极和P1_0的源极，节点Net1_1连接晶体管P0_2、P0_3的漏极和P1_1的源极，节点Net1_2连接晶体管P0_4、P0_5的漏极和P1_2的源极，节点Net1_3连接晶体管P0_6、P0_7的漏极和P1_3的源极，节点Net1_4连接晶体管P0_8、P0_9的漏极和P1_4的源极，节点Net1_5连接晶体管P0_10、P0_11的漏极和P1_5的源极，节点Net1_6连接晶体管P0_12、P0_13的漏极和P1_6的源极，节点Net1_7连接晶体管P0_14、P0_15的漏极和P1_7的源极。
在P1_0～P1_7中，P1_0、P1_2、P1_4、以及P1_6的栅极连接节点G1，P1_1、P1_3、P1_5、以及P1_7的栅极连接G1B。节点Net2_0连接晶体管P1_0、P1_1的漏极和P2_0的源极，节点Net2_1连接晶体管P1_2、P1_3的漏极和P2_1的源极，节点Net2_2连接晶体管P1_4、P1_5的漏极和P2_2的源极，节点Net2_3连接晶体管P1_6、P1_7的漏极和P2_3的源极。在P2_0～P2_3中，P2_0、P2_2的栅极连接节点G2，P2_1、P2_3的栅极连接G2B。节点Net3_0连接晶体管P2_0、P2_1的漏极和P3_0的源极，节点Net3_1连接晶体管P2_2、P2_3的漏极和P3_1的源极。P3_0的栅极连接节点G3，P3_1的栅极连接节点G3B。节点OUT连接晶体管P3_0和P3_1的漏极。P0_0～P0_15、P1_0～P1_7、P2_0～P2_3、P3_0、以及P3_1的体(bulk)(NWell)连接VDD。所谓体是晶体管所形成的阱(well)。并且，普通电源电压电平或VH 0～VH 15中的最高的电压电平以上的电压被输入到VDD。
在本电路中，表1表示节点G0、G1、G2、以及G3的逻辑状态的组合下的输出节点OUT的状态。
表1
 输入代码(HEX表示) G3 G2 G1 G0 G3B G2B G1B G0B OUT
    0h     0     0     0     0     1     1     1     1   VH0
    1h     0     0     0     1     1     1     1     0   VH1
    2h     0     0     1     0     1     1     0     1   VH2
    3h     0     0     1     1     1     1     0     0   VH3
    4h     0     1     0     0     1     0     1     1   VH4
    5h     0     1     0     1     1     0     1     0   VH5
    6h     0     1     1     0     1     0     0     1   VH6
    7h     0     1     1     1     1     0     0     0   VH7
    8h     1     0     0     0     0     1     1     1   VH8
    9h     1     0     0     1     0     1     1     0   VH9
    Ah     1     0     1     0     0     1     0     1   VH10
    Bh     1     0     1     1     0     1     0     0   VH11
    Ch     1     1     0     0     0     0     1     1   VH12
    Dh     1     1     0     1     0     0     1     0   VH13
    Eh     1     1     1     0     0     0     0     1   VH14
    Fh     1     1     1     1     0     0     0     0   VH15
表2
输入代码(HEX表示) G7 G6 G5 G4 G3 G2 G1 G0 G7B G6B G5B G4B G3B G2B G1B G0B OUT
 00h  0  0  0  0  0  0  0  0  1  1  1  1  1  1  1  1  VH0
 01h  0  0  0  0  0  0  0  1  1  1  1  1  1  1  1  0  VH1
 02h  0  0  0  0  0  0  1  0  1  1  1  1  1  1  0  1  VH2
 03h  0  0  0  0  0  0  1  1  1  1  1  1  1  1  0  0  VH3
 04h  0  0  0  0  0  1  0  0  1  1  1  1  1  0  1  1  VH4
 05h  0  0  0  0  0  1  0  1  1  1  1  1  1  0  1  0  VH5
 06h  0  0  0  0  0  1  1  0  1  1  1  1  1  0  0  1  VH6
 07h  0  0  0  0  0  1  1  1  1  1  1  1  1  0  0  0  VH7
 1Ch  0  0  0  1  1  1  0  0  1  1  1  0  0  0  1  1  VH28
 1Dh  0  0  0  1  1  1  0  1  1  1  1  0  0  0  1  0  VH29
 1Eh  0  0  0  1  1  1  1  0  1  1  1  0  0  0  0  1  VH30
 1Fh  0  0  0  1  1  1  1  1  1  1  1  0  0  0  0  0  VH31
 20h  0  0  1  0  0  0  0  0  1  1  0  1  1  1  1  1  VH32
 21h  0  0  1  0  0  0  0  1  1  1  0  1  1  1  1  0  VH33
 22h  0  0  1  0  0  0  1  0  1  1  0  1  1  1  0  1  VH34
 23h  0  0  1  0  0  0  1  1  1  1  0  1  1  1  0  0  VH35
 7Ch  0  1  1  1  1  1  0  0  1  0  0  0  0  0  1  1  VH124
 7Dh  0  1  1  1  1  1  0  1  1  0  0  0  0  0  1  0  VH125
 7Eh  0  1  1  1  1  1  1  0  1  0  0  0  0  0  0  1  VH126
 7Fh  0  1  1  1  1  1  1  1  1  0  0  0  0  0  0  0  VH127
 80h  1  0  0  0  0  0  0  0  0  1  1  1  1  1  1  1  VH128
 81h  1  0  0  0  0  0  0  1  0  1  1  1  1  1  1  0  VH129
 82h  1  0  0  0  0  0  1  0  0  1  1  1  1  1  0  1  VH130
 83h  1  0  0  0  0  0  1  1  0  1  1  1  1  1  0  0  VH131
 F8h  1  1  1  1  1  0  0  0  0  0  0  0  0  1  1  1  VH248
 F9h  1  1  1  1  1  0  0  1  0  0  0  0  0  1  1  0  VH249
 FAh  1  1  1  1  1  0  1  0  0  0  0  0  0  1  0  1  VH250
 FBh  1  1  1  1  1  0  1  1  0  0  0  0  0  1  0  0  VH251
 FCh  1  1  1  1  1  1  0  0  0  0  0  0  0  0  1  1  VH252
 FDh  1  1  1  1  1  1  0  1  0  0  0  0  0  0  1  0  VH253
 FEh  1  1  1  1  1  1  1  0  0  0  0  0  0  0  0  1  VH254
 FFh  1  1  1  1  1  1  1  1  0  0  0  0  0  0  0  0  VH255
例如，节点G0、G1、G2、以及G3全部为逻辑电平“0”时，晶体管P0_0、P1_0、P2_0、以及P3_0导通，向输出节点OUT输出VH 0电平。关于VH 1～VH 15，因为经由到输出节点OUT为止的任意的晶体管的栅极必定成为逻辑电平“1”而截止，所以电平不会到达输出节点OUT。由此，通过节点G0、G1、G2、以及G3的组合，能够选择从VH 0到VH15的16种电平来输出到输出节点OUT。图2是将图1的4位扩展到8位，通过8根输入信号(G0～G7)的组合，选择任意的256种模拟等级电压(VH 0～VH 255)而输出的8位译码器电路。由于输入信号增加到G0～G7的8根、模拟等级电压增加到VH 0～VH 255的256根、以及由此使得用于选择的晶体管增加，从而无法在图中表示所有的元件，然而电路结构与图1的4位译码器相同。
在图2的电路中，节点G0、G1、G2、G3、G4、G5、G6以及G7的逻辑状态的组合下的输出节点OUT的状态如表2所示。例如，节点G0、G1、G2、G3、G4、G5、G6、以及G7全部为逻辑电平“0”时，晶体管P0_0、P1_0、P2_0、P3_0、P4_0、P5_0、P6_0、以及P7_0导通，向输出节点OUT输出VH 0电平。关于VH 1～VH 255，因为经由到输出节点OUT为止的任意的晶体管的栅极必定成为逻辑电平“1”而截止，所以电平不会到达输出节点OUT。由此，通过节点G0、G1、G2、G3、G4、G5、G6、以及G7的组合，能够选择从VH 0到VH 255的256种电平来输出到输出节点OUT。
[专利文献1]日本特开2000-183747号公报
在专利文献1中，记载有生成多个等级电压的线电阻、和选择从线电阻输出的等级电压的选择电路。
但是，在上述结构的电路中，存在如下的问题：在模拟等级电压与各PMOS晶体管的体(NWell)电压相比也非常低时，选择时的响应速度变慢，根据模拟等级电压电平，变得不能输出期望的等级电压。
图3是表示在将一般的PMOS晶体管的源极端子的电压作为基准的栅极端子的电压(以下称为VGS)下，从源极端子流到漏极端子的电流(以下称为IDS)的特性的曲线图。曲线图中记载的多个曲线表示将源极端子的电压作为基准的体端子的电压(以下称为VBS)的依赖性，随着箭头的方向，意味着VBS变高。根据该曲线图的特性，能够得知VGS越高IDS越减少，VBS越高IDS越减少。
图4是表示图2的8位译码器电路中的与8位输入代码对应的模拟等级电压的关系的曲线图的一例。256种模拟等级电压的关系成为如下的关系：VH 255＞VH 254＞VH 253＞……＞VH 2＞VH 1＞VH 0，和VH 255最高且成为接近VDD的电平，VH 0为最低。晶体管P0_255和P0_0的选择时的端子的施加电压如图5、6所示。此时，将晶体管P0_255的VGS设为VGS_255，将晶体管P0_0的VGS设为VGS_0，将晶体管P0_255的VBS设为VBS_255，将晶体管P0_0的VBS设为VBS_0时，则成为如下所述。
VGS_255＝0(接地电平)-VH 255＝-VH 255，VBS_255＝VDD-VH 255
VGS_0＝0(接地电平)-VH 0＝-VH 0，VBS_0＝VDD-VH 0
一般，TFT液晶驱动用的源极驱动器的正极侧的模拟等级电压范围为大约(1/2*VDD)～(VDD-0.2)V。根据图4的VH 255＞VH 0的关系，在进行了VH 255＝VDD-0.2，VH 0＝1/2*VDD的设定时，各电压成为VGS_255＝-VH 255＝0.2-VDD，VBS_255＝VDD-VH 255＝0.2，VGS_0＝-VH 0＝-1/2*VDD，VBS_0＝VDD-VH 0＝1/2*VDD。将该条件下的晶体管P0_255的动作点设为图3的曲线中的A点时，晶体管P0_0的动作点成为图3的曲线中的B点。比较A点和B点的动作点的IDS时，B点的IDS比A点的IDS极大地减小。从而，晶体管P0_0的选择时的IDS比晶体管P0_255的选择时的IDS极大地减小，这将影响选择时的晶体管的响应时间。
模拟等级电压VH 255～VH 0的256种的电压关系如图4那样，在存在VH 255＞VH 254＞VH 253＞……＞VH 2＞VH 1＞VH 0的关系时，当将晶体管P0_255～P0_0的各选择时的VGS设为VGS_255～VGS_0，将VBS设为VBS_255～VBS_0时，各电压的关系成为VGS_255＜VGS_254＜VGS_253＜……＜VGS_2＜VGS_1＜VGS_0，VBS_255＜VBS_254＜VBS_253＜……＜VBS_2＜VBS_1＜VBS_0。根据图3的PMOS晶体管的特性曲线图，当将此时的晶体管P0_255～P0_0的IDS设为IDS_255～IDS_0时，各IDS的关系成为IDS_255＞IDS_254＞IDS_253＞……＞IDS_2＞IDS_1＞IDS_0，成为模拟等级电压越高电流越大、模拟等级越低电流越小。因为电流越大晶体管的响应时间越短，所以当将晶体管P0_255～P0_0的响应时间设为T255A～T0A时，各响应时间的关系成为T255A＜T254A＜T253A＜……＜T2A＜T1A＜T0A，模拟等级电压越高响应时间越短，模拟等级电压越低响应时间越长。图7是表示反复进行了VH 255的模拟等级电压的选择和VH 127的模拟等级电压的选择时的输出节点OUT的响应的时序图。根据输入代码而选择的模拟等级电压与表2对应。
图中的标号TMAX意味着能够容许的响应时间的最大值，在该时间内输出节点OUT的电压没有到达所选择的模拟等级电压电平时，将成为亮线、暗线、以及颜色不均匀等液晶显示不良的原因。
根据T255A＜T254A＜T253A＜……＜T2A＜T1A＜T0A的关系，与其他的模拟等级电压相比，VH 255选择时的输出节点OUT的响应时间最短，所以到达VH 255电压电平的到达时间变短，T255A相对于TMAX足够短，不会导致显示不良。
VH 127选择时VGS和VBS成为VGS＝-VH 127，VBS＝VDD-VH127，根据图4的等级电压曲线图，当VH 127＝3/4*VDD时，可以表示为VGS＝-3/4*VDD，VBS＝1/4*VDD。此时的IDS成为图3的C点。与VH 255的IDS相比为大约一半，所以输出节点OUT的响应时间成为大约两倍，但是该时间为不超过TMAX的时间，到达VH 255电压电平。
图8是表示反复进行了VH 255的模拟等级电压的选择和VH 7的模拟等级电压的选择时的输出节点OUT的响应的时序图。VH 7选择时的IDS接近图3的B点，所以输出节点OUT的响应时间T7A比T127A长很多，在TMAX附近到达VH 7电压电平。此时，仍是T7A＜TMAX，所以不会发生显示不良。
图9是表示反复进行了VH 255的模拟等级电压的选择和VH 0的模拟等级电压的选择时的输出节点OUT的响应的时序图。VH 0选择时的IDS为图3的B点，所以IDS极端地减小，输出节点OUT的响应时间T0A比T31A还长，在到达VH 0电压电平之前超过TMAX。此时，在规定的时间内，输出节点OUT没有到达所选择的模拟等级电压电平，所以在液晶显示中不能显示期待的颜色，引起亮线、暗线、以及颜色不均匀等显示不良。并且，模拟等级电压范围变宽而VH 0的电压电平进一步变低，或PMOS晶体管的VGS、VBS特性恶化时，VH 0选择时的动作点从图3的B点转移到D点。D点的晶体管的动作状态因为VGS没有超过PMOS晶体管的阈值电压(以下称为VTH)，所以是IDS成为0A的状态。
图10是表示该情况下的输出节点OUT的响应的时序图。当从VH 255选择切换到VH 0选择时，输出节点OUT接近VH 0电平，但不久晶体管P0_0的VGS成为VTH，在到达VH 0电平之前晶体管P0_0截止。从而，输出节点OUT的输出电压电平连VH 0电压电平也不能到达。在这样的以往的电路中，存在如下的问题：通过模拟等级电压，VGS和VBS变高，其结果译码器电路的晶体管的IDS极端地减小，在规定的时间内无法输出所选择的模拟等级电压，进而无法到达所选择的模拟等级电压电平。
发明内容
为了解决上述的课题，本发明提供一种译码器电路，所述译码器电路具有等级电压输入端子和输入信号端子，根据输入到输入信号端子的输入信号，通过晶体管从由等级电压输入端子所输入的多个等级电压中，选择规定的等级电压，将规定的等级电压输出到输出端子，所述译码器电路具有：第1选择电路，所述第1选择电路具有多个第1导电类型的晶体管，所述多个第1导电类型的晶体管包括被施加基于输入信号的高电压或低电压中的任一方的栅极、和被施加规定的等级电压或以规定的等级电压为基准的等级电压的源极；以及第2选择电路，所述第2选择电路由多个第2导电类型的晶体管构成，所述多个第2导电类型的晶体管具有被施加第1导电类型的晶体管所被施加的规定的等级电压的源极、和被施加基于所述输入信号的高电压或低电压中的任一方的栅极。
通过采用本发明的译码器电路的结构，能够在规定的时间内容易地输出所选择的模拟等级电压。
附图说明
图1是以往的4位译码器电路。
图2是以往的8位译码器电路。
图3是表示晶体管的电流特性的曲线图。
图4是表示输入代码和等级电压的关系的曲线图。
图5是表示晶体管的施加电压的状态的图。
图6是表示晶体管的施加电压的状态的图。
图7是表示交替地选择等级电压VH 255以及VH 127时的输出节点的响应的时序图。
图8是表示交替地选择等级电压VH 255以及VH 7时的输出节点的响应的时序图。
图9是表示交替地选择等级电压VH 255以及VH 0时的输出节点的响应的时序图。
图10是表示图9所示的情况下的最终输出节点的响应的时序图。
图11是表示本发明的实施例1的译码器电路的电路图。
图12是表示图11的第2选择电路的一例的电路图。
图13是表示图11的第2选择电路的一例的电路图。
图14是表示图11的第2选择电路的一例的电路图。
图15是表示本发明的实施例2的译码器电路的电路图。
图16是表示晶体管的电流特性的曲线图。
图17是表示本发明的实施例3的译码器电路的电路图。
图18是表示本发明的实施例4的译码器电路的电路图。
图19是表示图18的Amp 2的内部电路的电路图。
图20是表示本发明的实施例5的译码器电路的电路图。
图21是表示图20的Amp 3的内部电路的电路图。
图22是表示本发明的实施例6的译码器电路的电路图。
图23是表示本发明的实施例7的译码器电路的电路图。
图24是表示图22的定时电路的电路图。
图25是本发明的实施例7的时序图。
标号说明
10、20：第1选择电路；110：第2选择电路；130：第3选择电路；140：第4选择电路。
具体实施方式
以下，基于附图详细说明本发明的实施方式。另外，在以下的说明以及附图中，对具有大致相同的功能以及结构的结构要素赋予了相同的标号，从而省略了重复说明。
(实施例1)
图11是表示该发明的第1实施例的电路图，此处，假设为仅VH 0～VH 7的8种模拟等级电压选择时，输出节点OUT的到达时间超过TMAX的情况，在VH 0～VH 255的所有的模拟等级电压选择时，为了使输出节点OUT的到达时间收敛在TMAX以内，在图2所示的第1选择电路20追加了第2选择电路110，该第2选择电路110由NMOS晶体管构成。
图12是表示第2选择电路110的内部结构的电路图，由NMOS晶体管N0_0、N0_1、N0_2、N0_3、N0_4、N0_5、N0_6、N0_7、N1_0、N1_1、N1_2、N1_3、N2_0、N2_1、N3_0、N4_0、N5_0、N6_0、以及N7_0构成，节点VH 0连接N0_0的源极，节点VH 1连接N0_1的源极，节点VH 2连接N0_2的源极，节点VH 3连接N0_3的源极，节点VH 4连接N0_4的源极，节点VH 5连接N0_5的源极，节点VH 6连接N0_6的源极，节点VH 7连接N0_7的源极，节点G0B连接N0_0、N0_2、N0_4、以及N0_6的栅极，节点G0连接N0_1、N0_3、N0_5、以及N0_7的栅极，节点Net1_0N连接N0_0、N0_1的漏极和N1_0的源极，节点Net1_1N连接N0_2、N0_3的漏极和N1_1的源极，节点Net1_2N连接N0_4、N0_5的漏极和N1_2的源极，节点Net1_3N连接N0_6、N0_7的漏极和N1_3的源极，节点G1B连接N1_0、N1_2的栅极，节点G1连接N1_1、N1_3的栅极，节点Net2_0N连接N1_0、N1_1的漏极和N2_0的源极，节点Net2_1N连接N1_2、N1_3的漏极和N2_1的源极，节点G2B连接N2_0的栅极，节点G2连接N2_1的栅极，节点Net3_0N连接N2_0、N2_1的漏极和N3_0的源极，节点G3B连接N3_0的栅极，Net4_0N连接N3_0的漏极和N4_0的源极，节点G4B连接N4_0的栅极，Net5_0N连接N4_0的漏极和N5_0的源极，节点G5B连接N5_0的栅极，Net6_0N连接N5_0的漏极和N6_0的源极，节点G6B连接N6_0的栅极，Net7_0N连接N6_0的漏极和N7_0的源极，节点G7B连接N7_0的栅极，节点OUT连接N7_0的漏极，N0_0、N0_1、N0_2、N0_3、N0_4、N0_5、N0_6、N0_7、N1_0、N1_1、N1_2、N1_3、N2_0、N2_1、N3_0、N4_0、N5_0、N6_0、以及N7_0的体连接GND(接地电平)。
在表2的代码对应表中，G0～G7的输入代码在08h～FFh的范围(选择模拟等级电压范围为VH 8～VH 255)中，G3B、G4B、G5B、G6B、以及G7B的5个节点中的某一个必定成为逻辑电平“0”，所以VH 0～VH 7电平不会经过NMOS晶体管输出到输出节点OUT。从而，第1选择电流20与以往的电路动作相同。
当G0～G7的输入代码成为00h～F7H的范围(选择模拟等级电压范围为VH 0～VH 7)时，从VH 0～VH 7中的任一方的节点到输出节点OUT的一连串的NMOS晶体管导通，所选择的模拟等级电压经由NMOS晶体管输出到输出节点OUT。此时，在作为以往的电路的PMOS晶体管中，从所选择的VH 0～VH 7中的任一个节点到输出节点OUT的一连串的PMOS晶体管也导通，所选择的模拟等级电压经由PMOS晶体管输出到输出节点OUT。即，在选择了VH 0～VH 7中的任一个的状态下，模拟等级电压从由PMOS晶体管构成的第1选择电路20和由NMOS晶体管构成的第2选择电路110双方供给到输出节点OUT。换言之，相对于等级电压输入端子和输出节点OUT，第1选择电路20和第2选择电路110并联地连接。并且，作为输入信号的输入代码为n位时，在等级电压输入端子和输出节点OUT之间，串联地连接的第1选择电路20以及第2选择电路110的各自的晶体管各为n个。将所导通的晶体管的个数设定为相同，从而容易控制布线电阻等。另外，对于输出节点OUT，来自PMOS晶体管的模拟等级电压和来自NMOS晶体管的模拟等级电压成为短路，但由于连接所追加的NMOS晶体管的栅极的节点成为与同时短路的PMOS晶体管的栅极连接的节点的逆逻辑值，所以相同模拟等级电压彼此之间必定成为短路，由于该短路使模拟等级电压不会变动。
例如，输入代码为00h时，节点G0～G7的逻辑电平全部成为“0”，节点G0B～G7B的逻辑电平全部成为“1”。此时，在图11、图12的晶体管中，从模拟等级电压VH 0～VH 255到输出节点OUT的一连串的晶体管全部导通的晶体管为，PMOS晶体管是从P0_0、P1_0、P2_0、P3_0、P4_0、P5_0、P6_0、以及P7_0的VH 0到输出节点OUT的晶体管。NMOS晶体管是从N0_0、N1_0、N2_0、N3_0、N4_0、N5_0、N6_0、以及N7_0的VH 0到输出节点OUT的晶体管。从而，PMOS晶体管和NMOS晶体管都将相同的VH 0输出到输出节点OUT。并且，一般NMOS晶体管的IDS特性为：VGS变得越低IDS越减小，VGS变得越高IDS越增达，VBS变得越低IDS越减小，VBS变得越高IDS越增大。
例如，试着考虑VH 0选择时和VH 7选择时的两个情况下的PMOS晶体管和NMOS晶体管的IDS的变化。另外，VH 0和VH 7的电压关系为VH 0＜VH 7。
在PMOS晶体管中，VH 0选择时的VGS成为-VH 0，VBS为VDD-VH 0。VH 7选择时的VGS成为-VH 7，VBS成为VDD-VH 7。因为电压的关系为VH 0＜VH 7，所以VH 0选择时的VGS和VBS双方都比VH 7选择时的VGS和VBS高。从而，VH 0选择时的IDS比VH 7选择时的IDS减小。另一方面，在NMOS晶体管中，VH 0选择时的VGS成为VDD-VH 0，VBS为-VH 0。VH 7选择时的VGS成为VDD-VH7，VBS成为-VH 7。因为电压的关系为VH 0＜VH 7，VH 0选择时的VGS和VBS双方都比VH 7选择时的VGS和VBS高。从而，VH 0选择时的IDS比VH 7选择时的IDS增大。
根据如上所述，PMOS晶体管是模拟等级电压越低IDS越小，NMOS晶体管是模拟等级电压越低IDS越增大。即，使用随着模拟等级电压变低而增大的NMOS晶体管的IDS来补偿随着模拟等级电压的变低而减小的PMOS晶体管的IDS。
在图11、图12的第1实施例中，假设了仅在选择了模拟等级电压VH 0～VH 7的8个节点时，输出节点OUT的到达时间超过TMAX的情况，进行了即使在这样的电压选择时也使到达时间收敛在TMAX以内的说明，但在超过TMAX的模拟等级电压范围发生变化的情况下，只要根据所需节点数与图12相同地构成对应的NMOS晶体管，则可以实现相同的动作。作为参照，在图13中表示出了与VH 0～VH 3的4个节点对应的译码器电路，在图14中表示出了与VH 0～VH 10的11个节点对应的译码器电路。
另外，在本实施例1中表示的译码器电路仅说明了安装在液晶驱动电路LSI上的一方的极。一般所谓的等级电压，对于GND和VDD的中间电压即共同电压，将共同电压和VDD之间的电压作为正极的等级电压来处理，将共同电压和GND之间的电压作为负极的等级电压来处理。本实施例1以及以下的实施例中所表示的等级电压VH 0～VH 255表示上述正极的等级电压。从而，第1选择电路20以及第2选择电路110均选择同一极的等级电压。
进一步详细说明，本实施例1中表示的译码器电路形成在P型的半导体衬底上。构成第1选择电路20的PMOS晶体管形成在形成于P型的半导体衬底上的NWell内。并且，构成第2选择电路110的NMOS晶体管有时直接形成在半导体衬底上，有时形成在Pwell内，该PWell形成于在P型的半导体衬底上形成的NWell内。
如以上所述，在第1实施例中，在以往的电路中设置了由NMOS晶体管构成的译码器的第2选择电路110，所以使用NMOS晶体管的IDS来补偿VH 0附近的低模拟等级电压选择时所产生的PMOS晶体管的IDS的减小，从而能够得到如下的效果：到输出节点OUT的模拟等级电压电平为止的到达时间变短，可以收敛在容许到达时间TMAX以内。
(实施例2)
图15是表示第2实施例的电路图，在图2的以往的译码器电路中追加了电阻R1、R2和NMOS晶体管N7_0，将R1的一方端子连接节点VDD，将R1的另一方端子和R2的一方端子连接节点VH 127a，将R2的另一方端子连接节点GND(接地电平)，对R1和R2的电阻值的比进行设定以使节点VH 127a的电压值与节点VH 127相同，将N7_0的源极连接节点Net7_0，将N7_0的栅极连接节点G7B，将N7_0的漏极连接节点OUT，将N7_0的体连接节点GND，将P0_0～P0_127、P1_0～P1_63、P2_0～P2_31、P3_0～P3_15、P4_0～P4_7、P5_0～P5_3、以及P6_0和P6_1的体变更为节点VH 127a，与连接节点VDD的NWell分离，新构成连接节点VH 127a的NWell_2。
换言之，使用形成在体连接VDD的NWell内的PMOS来构成选择等级电压VH 128～VH 255的第3选择电路130。并且，使用形成在体连接VH 127a的NWell_2内的PMOS来构成选择等级电压VH 0～VH 127的第4选择电路140。但是，优选使用形成在NWell内的PMOS晶体管来构成被输入与最高位对应的数据的选择晶体管。并且，优选与选择第4选择电路140的最高位的PMOS晶体管并联地形成NMOS晶体管。
在表2的代码对应表中，在G0～G7的输入代码在80h～FFh的范围(选择模拟等级电压范围为VH 128～VH 255)中，节点G7成为逻辑电平“1”，节点G7B成为逻辑电平“0”，P7_0和N7_0成为截止，VH 0～VH 127电平不输出到输出节点OUT，所以与图2的以往的电路动作相同。G0～G7的输入代码在00h～7Fh的范围(选择模拟等级电压范围为VH0～VH 127)的情况下的电路动作也基本上与图2的以往的电路动作相同，但由于P0_0～P0_127、P1_0～P1_63、P2_0～P2_31、P3_0～P3_15、P4_0～P4_7、P5_0～P5_3、以及P6_0、P6_1的PMOS晶体管将连接体(NWell_2)的节点变更为VH 127a，所以IDS改变。下面说明选择了模拟等级电压VH 127和VH 0时的IDS。当将晶体管P0_127的VGS设为VGS_127，将晶体管P0_0的VGS设为VGS_0，将晶体管P0_127的VBS设为VBS_127，将晶体管P0_0的VBS设为VBS_0时，如下所述。
VGS_127＝0(接地电平)-VH 127＝-VH 127，VBS_127＝VH 127a-VH 127，
VGS_0＝0(接地电平)-VH 0＝-VH 0，VBS_0＝VH 127a-VH 0
此处，构成为连接体的节点VH 127a通过电阻R1和R2而成为与模拟等级电压VH 127相同，所以VH 127a＝VH 127。
并且，对于VH 127，根据图4的模拟等级电压的特性曲线，VH 127＝3/4*VDD。将这些值代入时，
VGS_127＝-VH 127＝-3/4*VDD，VBS_127＝VH 127a-VH 127＝0
VGS_0＝-VH 0＝-1/2*VDD，VBS_0＝VH 127a-VH 0＝1/4*VDD
以往的电路动作时的VGS、VBS为
VGS_127＝-3/4*VDD，VBS_127＝1/4*VDD
VGS_0＝-1/2*VDD，VBS_0＝1/2*VDD
如上所述，在体上连接与模拟等级电压VH 127相同的节点VH 127a，从而各PMOS晶体管的VGS与以往的电路动作时相比没有变化，但能够降低VBS。图16表示此时的IDS的动作点。A点为VH 255选择时的动作点，所以与以往相比在IDS上没有变化。B点为VH 0选择时的动作点，C点为VH 127选择时的动作点，D点为VH 0的电压电平进一步降低或PMOS晶体管的VGS、VBS特性恶化时的动作点。并且，虚线圆圈为以往的电路中的动作点。因为VBS降低，所以B点、C点、以及D点的IDS与以往的电路相比增大。NMOS晶体管N7_0是用于维持PMOS晶体管P7_0的IDS的元件。虽然希望P7_0的体也连接节点VH 127a来增大IDS，但在模拟等级电压VH 128～VH 255的选择时，在P7_0的漏极施加了比VH 127a高的电压，电流从漏极流入体，VH 127a的电压电平变动，所以P7_0的体与以往电路相同连接节点VDD。这样，利用P7_0对特意增大的IDS进行了限制，但通过追加N7_0从而如第1实施例那样，使用NMOS晶体管的IDS来补偿在PMOS晶体管中IDS所减小的量。
如上所述，根据第2实施例，将PMOS晶体管P0_0～P0_127、P1_0～P1_63、P2_0～P2_31、P3_0～P3_15、P4_0～P4_7、P5_0～P5_3、以及P6_0和P6_1的体(NWell_2)连接节点VH 127a，而不是连接节点VDD，设置电阻R1和R2，设定成使节点VH 127a与节点VH 127成为相同的电压电平，并且设置NMOS晶体管N7_0以便用于P7_0的IDS补偿，所以通过与VH 0～VH 127选择时相关的全部的晶体管的IDS增大，从而能够得到缩短VH 0～VH 127全部的到达时间的效果。因为与VH 0～VH127的128种等级电压选择相关的晶体管的IDS增大，所以即使用户改变了等级电压条件，也无需进行由元件追加引起的掩模的整层变更，能够通过用于改变电阻R1和R2的分压比的两片左右掩模的变更来对应，所以能够得到更低成本以及通用性的效果。无需为每个译码器电路构成电阻R1和R2，只需在整个LSI上在一个位置设置电阻R1和R2、或为每个由数十个到数百个的译码器电路构成的模块设置电阻R1和R2，所以能够减少追加元件，从而得到芯片尺寸可以比第1实施例还小的效果。
另外，在本实施例2中，以等级电压的中间电位为基准，区分了第3选择电路130和第4选择电路140能够选择的等级电压，但可以根据用途将区分方法设定为规定的等级电压。在某些情况下，也可以考虑与实施例1组合。并且，在本实施例2中，将连接NWell_2的电压设为接近等级电压的中间电压的VH 127，但即使使用了从VH 127到总等级数的5％左右前后的等级电压也可以得到相近的效果。
(实施例3)
图17是表示第3实施例的电路图，设置了放大电路Amp 1来代替图15的第2实施例的电路图的电阻R1、R2，将Amp 1的输出连接节点VH 127a，将Amp 1的非反转输入端子连接节点VH 127，将Amp 1的反转输入端子连接节点VH 127a。
通过放大电路Amp 1的端子连接，从而作为一倍的放大器发挥功能，所以连接到非反转输入端子的模拟等级电压节点VH 127的电压，从Amp1的输出由VH 127a节点供给到体(NWell_2)。
如上所述，根据第3实施例，提供给体(NWell_2)的电压是将模拟等级电压节点VH 127的电平通过放大电路Amp 1来供给的，所以完全无需根据用户的模拟等级电压条件来变更供给到NWell_2的电压电平，与电阻的情况相比能够进一步使阻抗变小，从而能够得到缩短NWell_2的电压电平到达时间的效果，和减少噪声的影响的效果。
(实施例4)
图18是表示第4实施例的电路图，构成为设置有带电流控制功能的放大电路Amp 2和比较器Cmp 1来代替图17的第3实施例的电路图的放大电路Amp 1。图19是表示Amp 2的内部电路的电路图，由两个电流源XI 1、XI 2、开关SW 1、以及除了电流源之外的放大电路XI 3构成。将Cmp 1的非反转输入端子连接节点VH 125，将Cmp 1的反转输入端子连接节点VH 127a，将Cmp 1的输出端子连接节点CNT，将XI 1的一方端子连接节点VDD，将XI 1的另一方端子连接节点N1，将XI 2的一方端子连接节点VDD，将XI 2的另一方端子连接节点N2，将SW的控制端子连接节点CNT，将SW 1的一方端子连接节点N2，将SW 1的另一方端子连接节点N1，将XI 3的电流输入端子连接N1，将XI 3的非反转输入端子连接节点VH 127，将XI 3的反转输入端子连接节点VH 127a，将XI 3的输出AO连接VH 127a。
通过Cmp 1的端子连接，在节点VH 127a(NWell_2)的电压比VH125的电压低时，节点CNT成为逻辑电平L，在节点VH 127a(NWell_2)的电压比VH 125的电压高时，节点CNT成为逻辑电平H。在节点CNT为L时SW 1成为短路状态，在节点CNT为H时SW 1成为开路状态。在XI 1的电流比XI 2的电流小且将XI 1和XI 2的电流相加时，变得与实施例3的Amp 1的动作电流相同。此时，说明如投入电源时那样节点VH 127a(NWell_2)从接地电平变化为VH 127电平的情况。在节点VH127a比VH 125电平低时，节点CNT成为逻辑电平L。SW 1由于节点CNT为L，所以节点N1和节点N2成为短路状态，XI 3以XI 1的电流和XI 2的电流这两个电流的和来进行动作。在节点VH 127a比VH 125电平高时，节点CNT成为逻辑电平H。SW 1由于节点CNT为H，所以节点N1和节点N2成为开路状态，XI 3仅以XI 1的电流来进行动作。在实施例中，考虑了由Amp 2和Cmp 1产生的偏置(offset)，说明了将Cmp1的非反转输入端子连接到比VH 127低的电平的节点VH 125，但只要是比节点VH 127低的节点，任何节点都可以。尽可能的情况下，接近VH 127的电平的节点为理想的节点。
在第4实施例中，由于根据Cmp 1的输出节点CNT的状态来控制Amp 2内的电流，所以能够得到如下的效果：在VH 127a还未达到VH 127电平时电流大，一旦VH 127a达到了VH 127电平后，电流变小，从而能够减小消耗电流。
(实施例5)
图20是表示第5实施例的电路图，构成为设置有带电流控制功能的放大电路Amp 3、开关SW 2和SW 3、以及反相器元件XI 4来代替图18的第4实施例的电路图的放大电路Amp 2。图21是表示Amp 3的内部电路的电路图，构成为删除了图19的第4实施例的Amp 2的内部电路的电流源XI 1。将Amp 3的非反转输入端子连接节点VH 125，将Amp 3的反转输入端子连接节点N3，将Amp 3的输出连接节点N3，将XI 4的输入端子连接节点CNT，将XI 4的输出端子连接节点CNTB，将SW 2的控制端子连接节点CNT，将SW 2的一方端子连接节点N3，将SW 2的另一方端子连接节点VH 127a，将SW 3的控制端子连接节点CNTB，将SW 2的一方端子连接节点VH 127，将SW 2的另一方端子连接VH 127a。
与第4实施例相同，在VH 127a的电压比VH 125低时，节点CNT成为逻辑电平L，在VH 127a的电压比VH 125高时，节点CNT成为逻辑电平H。SW 2和SW 3与SW 1相同，在节点CNT为L时，成为短路状态，在节点CNT为H时，成为开路状态。在VH 127a比VH 125电平低时，节点CNT成为逻辑电平L。节点CNTB通过反相器XI 4而成为节点CNT的反转电平的逻辑电平H。SW 1因为节点CNT为L，所以节点N1和节点N2成为短路状态，XI 3以XI 2的电流进行动作。SW 2因为节点CNT为L，所以节点N3和节点VH 127a成为短路状态。SW 3因为节点CNTB为H，所以节点VH 127和节点VH 127a成为开路状态。即，对节点VH 127a(NWell_2)的电压供给通过Amp 3来进行。
在VH 127a比VH 125电平高时，节点CNT成为逻辑电平H，节点CNTB成为逻辑电平L。SW 1因为节点CNT为H，所以节点N1和节点N2成为开路状态，在Amp 3消耗的电流成为零。SW 2因为节点CNT为H，所以节点N3和节点VH 127a成为开路状态。SW 3因为节点CNTB为L，所以节点VH 127和节点VH 127a成为短路状态。即，对节点VH127a(NWell_2)的电压供给从节点VH 127来进行。在实施例中，考虑了由Amp 2和Cmp 1产生的偏置，将Cmp 1的非反转输入端子到连接节点VH 125来进行了说明，但只要是比节点VH 127低的电平，任何节点都可以。尽可能的情况下，接近VH 127的电平的节点为理想的节点。
在第5实施例中，因为根据Cmp 1的输出节点CNT的状态来控制VH 127a(NWell_2)的电压供给的路径，所以在VH 127a还未到达接近VH 127电平的VH 125电平时，使Amp 3动作，使用Amp 3来实施VH127a(NWell_2)的电压供给，一旦达到了VH 125电平后，将Amp 3的电流消耗设为零，使Amp 3不动作，使用节点VH 127来实施VH 127a(NWell_2)的电压供给，从而能够得到如下的效果：可以使在VH 127a(NWell_2)的电压达到了VH 125电平之后的放大器中消耗的电路为零。
(实施例6)
图22是表示第6实施例的电路图，删除了图20的电路的Cmp 1、Amp 3、XI 4、SW 2、以及SW 3，将P0_0～P0_127、P1_0～P1_63、P2_0～P2_31、P3_0～P3_15、P4_0～P4_7、P5_0～P5_3、以及P6_0和P6_1的体(NWell_2)的连接变更为节点VH 127。
由于将体(NWell_2)的连接从节点VH 127a变更为节点VH 127，所以供给到体(NWell_2)的电压从节点VH 127直接供给。
通过从模拟等级电压节点VH 127进行向体(NWell_2)的电压供给，从而不需要追加元件，所以能够得到进一步缩小芯片尺寸的效果。
(实施例7)
图23是表示第7实施例的电路图，在图22的电路中追加了定时电路XI 5，定时电路XI 5是图24所示的电路图，由NOR元件XI 6和反相器元件XI 7构成。XI 6的两个输入端子中的一方端子连接节点G7，另一方端子连接节点H_CNT，XI 6的输出端子连接节点G7B_a，XI 7的输入端子连接节点G7B_a，XI 7的输出端子连接节点G7_a，PMOS晶体管P7_0的栅极连接节点G7_a，NMOS晶体管N7_0的栅极连接节点G7B_a。
节点H_CNT是使用节点H_CNT信号的上升来控制节点G0～G7的状态的信号，G0～G7由于元件的响应时间等的影响，在H_CNT的上升后具有某延迟时间，状态发生变化。图25表示时序图。
在T1期间，节点G7成为逻辑电平H，节点G7B成为逻辑电平L，节点G7_a成为逻辑电平H，节点G7B_a成为逻辑电平L，所以图23的PMOS晶体管P7_0成为截止状态，P7_1成为导通状态，NMOS晶体管N7_0成为截止状态，输出节点OUT输出节点VH 128～VH 255中的任一方的模拟等级电压。在T2期间，首先节点H_CNT成为逻辑电平H，之后节点G7成为逻辑电平L，在XI 7的响应时间之后节点G7B成为H，节点H_CNT成为逻辑电平H，所以G7_a仍为逻辑电平H，G7B_a仍为逻辑电平L，所以PMOS晶体管P7_0成为截止状态，P7_1成为截止状态，NMOS晶体管N7_0成为截止状态，输出节点OUT成为高阻抗状态。
在T3期间，首先节点H_CNT成为逻辑电平L，之后节点G7_a成为逻辑电平L，XI 7的响应时间之后节点G7B_a成为H，节点G7仍为逻辑电平L，节点G7B仍为逻辑电平H，所以PMOS晶体管P7_0成为导通状态，P7_1成为截止状态，NMOS晶体管N7_0成为导通状态，输出节点OUT输出节点VH 0～VH 127中的任一方的模拟等级电压。即，在节点H_CNT为逻辑电平H期间，将PMOS晶体管P7_0和N7_0设为截止状态。
在节点G7的状态从逻辑电平H变化到L或从L变化到H时，节点G7B由于元件的响应时间或寄生在布线中的电容和电阻而引起延迟，不经过某段时间状态不会变化。由此，存在节点G7和节点G7B双方都为逻辑电平L的状态。在第2实施例～第6实施例的情况下，在该期间PMOS晶体管P7_0、P7_1和NMOS晶体管N7_0为导通状态，所以模拟等级电压VH 128～VH 255中的任一个电压被施加到节点Net7_0，电流经由PMOS晶体管P6_0和P6_1的漏极流入NWell_2，使NWell_2的电压产生变动。根据第7实施例，通过设置了定时电路XI 5，从而在输入节点G0～G7的状态变化的定时，将PMOS晶体管P7_0和NMOS晶体管N7_0设为截止状态，所以能够得到不对模拟等级电压VH 128～VH 255的NWell_2的电压变动产生影响的效果。

Claims (22)

1.一种译码器电路，所述译码器电路具有等级电压输入端子和输入信号端子，根据输入到所述输入信号端子的输入信号，通过晶体管从由所述等级电压输入端子所输入的多个等级电压中选择规定的等级电压，将所述规定的等级电压输出到输出端子，其特征在于，
所述译码器电路具有：
第1选择电路，所述第1选择电路具有多个第1导电类型晶体管，所述多个第1导电类型晶体管包括被施加基于所述输入信号的高电压或低电压中的任一方的栅极、和被施加所述规定的等级电压或以所述规定的等级电压为基准的等级电压的源极；以及
第2选择电路，所述第2选择电路具有多个第2导电类型晶体管，所述多个第2导电类型晶体管具有被施加所述第1导电类型晶体管所被施加的所述规定的等级电压的源极、和被施加基于所述输入信号的高电压或低电压中的任一方的栅极。
2.根据权利要求1所述的译码器电路，其特征在于，施加于所述第2导电类型的晶体管的栅极的是所述输入信号的反转信号。
3.根据权利要求1所述的译码器电路，其特征在于，所述第1导电类型是P型，所述第2导电类型是N型。
4.根据权利要求1所述的译码器电路，其特征在于，所述第1选择电路和所述第2选择电路各自具有输出，所述第1选择电路的输出以及所述第2选择电路的输出分别连接所述输出端子。
5.根据权利要求4所述的译码器电路，其特征在于，对于所述等级电压输入端子和所述输出端子，所述第1导电类型晶体管和所述第2导电类型晶体管并联地连接。
6.根据权利要求1所述的译码器电路，其特征在于，所述输入信号由n位的信号构成，在所述等级电压输入端子和所述输出端子之间，串联地连接了n个所述第1导电类型晶体管。
7.根据权利要求6所述的译码器电路，其特征在于，在所述等级电压输入端子和所述输出端子之间，串联地连接了n个所述第2导电类型晶体管。
8.根据权利要求1所述的译码器电路，其特征在于，所述等级电压相对于共同电压具有正极电压和负极电压，施加于所述第1以及第2选择电路的电压是同极的所述等级电压。
9.根据权利要求1所述的译码器电路，其特征在于，所述第1选择电路以及所述第2选择电路选择所述等级电压中相同的所述规定的等级电压。
10.根据权利要求1所述的译码器电路，其特征在于，所述输入信号由n位的信号构成，并且表示N等级中的任一个等级，
所述第1选择电路基于所述输入信号来选择所述等级电压，
所述第2选择电路仅在选择了N等级中的规定的M等级(M＜N)时，选择基于所述输入信号的所述等级电压。
11.根据权利要求1所述的译码器电路，其特征在于，所述第1导电类型晶体管形成在第2导电类型的区域上，所述第2导电类型的区域形成在第1导电类型的衬底上。
12.一种译码器电路，该译码器电路具有等级电压输入端子和输入信号端子，根据输入到所述输入信号端子的n位的输入信号，通过晶体管从由所述等级电压输入端子所输入的N等级的等级电压中选择规定的等级电压，将所述规定的等级电压输出到输出端子，其特征在于，
所述译码器电路具有多个第1导电类型晶体管，所述多个第1导电类型晶体管包括被施加基于所述输入信号的高电压或低电压中的任一方的栅极、和被施加所述规定的等级电压或以所述规定的等级电压为基准的等级电压的源极，
所述多个第1导电类型晶体管包括形成在第1第2导电类型阱中的第1晶体管群、和形成在第2第2导电类型阱中的第2晶体管群，
所述第1晶体管群构成第3选择电路，所述第3选择电路进行所述等级电压中的规定等级以上的等级电压的选择，
所述第2晶体管群构成第4选择电路，所述第4选择电路进行所述等级电压中的规定等级以下的等级电压的选择，
所述第1第2导电类型阱和所述第2第2导电类型阱连接不同的电压。
13.根据权利要求12所述的译码器电路，其特征在于，所述译码器电路具有电压生成电路，所述电压生成电路通过电阻分压从电源电压和接地而生成电压，
所述第1第2导电类型阱连接所述电源电压，
所述第2第2导电类型阱连接所述电压生成电路的输出电压。
14.根据权利要求13所述的译码器电路，其特征在于，所述电压生成电路的所述输出电压是与中间等级相当的电压。
15.根据权利要求12所述的译码器电路，其特征在于，电源电压连接至所述第1第2导电类型阱，
与所述N等级相当的等级电压连接至所述第2第2导电类型阱。
16.根据权利要求15所述的译码器电路，其特征在于，与所述中间等级相当的等级电压通过放大器连接至所述第2第2导电类型阱。
17.根据权利要求12所述的译码器电路，其特征在于，所述译码器电路具有电压生成电路，所述电压生成电路具有：带电流控制的放大器，其输入与中间等级相当的等级电压，并且并联地连接有两个电流源；以及比较器，其输入所述中间等级附近的等级电压、即比与所述中间等级相当的电压低的电压，和所述带电流控制的放大器的输出电压，控制所述带电流控制的放大器的电流，在所述带电流控制的放大器的输出电压低于比与所述中间等级相当的电压低的电压时，所述带电流控制的放大器的两个电流源动作，在所述带电流控制的放大器的输出电压高于比与所述中间等级相当的电压低的电压时，所述带电流控制的放大器的一方电流源动作，
所述第1第2导电类型阱连接所述电源电压，
所述第2第2导电类型阱连接所述电压生成电路的输出电压。
18.根据权利要求12所述的译码器电路，其特征在于，所述第1第2导电类型阱连接所述电源电压，
所述第2第2导电类型阱连接规定的等级电压。
19.根据权利要求12所述的译码器电路，其特征在于，所述译码器电路具有第1最高位第1导电类型晶体管，所述第1最高位第1导电类型晶体管被施加与所述n位的输入信号中的最高位对应的电压，形成在所述第1第2导电类型阱中，并且电连接在所述第2晶体管群的输出和所述输出端子之间。
20.根据权利要求19所述的译码器电路，其特征在于，所述译码器电路具有第1最高位第2导电类型晶体管，所述第1最高位第2导电类型晶体管电连接在所述第2晶体管群的输出和所述输出端子之间，并且与所述第1最高位第1导电类型晶体管并联地连接。
21.根据权利要求12所述的译码器电路，其特征在于，所述译码器电路具有第2最高位第1导电类型晶体管，所述第2最高位第1导电类型晶体管被施加与所述n位的输入信号中的最高位对应的电压，形成在所述第1第2导电类型阱中，并且电连接在所述第1晶体管群的输出和所述输出端子之间。
22.根据权利要求21所述的译码器电路，其特征在于，与输入信号对应的电压中，施加到所述第1最高位第1导电型晶体管以及所述第1最高位第2导电类型晶体管的栅极上的电压比施加到所述第2最高位第1导电类型晶体管的栅极上的电压更晚。
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