JP6876398B2

JP6876398B2 - 検知回路

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Description

本発明は、電圧低下又は電源断を検知する検知回路に関する。

近年、車載用のディスプレイを用いた技術が注目されており、例えばドアミラーをカメラ及びモニタで代用することが検討されている。ドアミラーの代わりにモニタを用いる場合、安全のため、モニタを制御するソースドライバに電源断が発生した際にこれをいち早く異常として検知する必要がある。

ＬＣＤ（Liquid crystal display）等のソースドライバの電源には、高電圧電源（以下ＶＬＳ、１６Ｖ等）が用いられる。ソースドライバに供給されるＶＬＳは、様々な要因により電圧レベルが低下する場合がある。そこで、低電圧のロジック電源（以下ＶＤＤ、３Ｖ等）に対して電圧レベルがどの程度低下したかを検知することによって、ＶＬＳ電源の電圧低下を検知することが行われている。例えば、ＶＤＤ電源で動作する高耐圧のトランジスタからなるインバータ回路を用いて、ＶＬＳの電圧とインバータの閾値電圧とを比較することによって、ＶＬＳの電圧低下の検知を行う。インバータの閾値電圧が（１／２）ＶＤＤであるとすると、ＶＬＳが（１／２）ＶＤＤ以上である場合、インバータの出力は論理レベル０（Ｌレベル）となる。一方、ＶＬＳが（１／２）ＶＤＤ未満に低下すると、インバータの出力は論理レベル０（Ｌレベル）から論理レベル１（Ｈレベル）に変化する（例えば、特許文献１）。

特開２０００−５５９４６号公報

ＬＣＤ等のソースドライバには、液晶パネルに印加する階調電圧を生成するガンマバッファ回路が設けられている。ガンマバッファ回路はＶＬＳ電源に基づいて動作し、ガンマ電圧に基づいて階調電圧を生成する。ガンマ電圧（ＧＭＡ０〜ＧＭＡｎ：ｎは自然数）は、その最大値（ＧＭＡ０）が、例えばＶＬＳ−０．２Ｖの電圧値を有する。ガンマバッファ回路内のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、以下単にトランジスタと称する）の基板電位（バックゲートの電圧）は、通常の場合、ガンマバッファ回路の動作電圧であるＶＬＳとなる。

このようなガンマバッファ回路を備えるソースドライバにおいて、ＶＬＳ電源の電源断が発生すると、ガンマバッファ回路内のトランジスタの基板電位は、ＧＭＡ０がトランジスタのソース端子及びドレイン端子とバックゲートとの間の寄生ダイオードにより電圧降下（ダイオード落ち）した電圧となる。従って、基板電位の電圧レベルは（１／２）ＶＤＤ未満にまでは低下せず、（１／２）ＶＤＤ未満に低下したか否かによってＶＬＳの電圧レベルの低下を検知する従来の回路では、ガンマバッファ回路内のトランジスタの基板電位の電圧値に基づいて電源断を検知することができないという問題があった。

上記課題を解決するため、本発明は、ガンマバッファ回路内のトランジスタの基板電位に基づいて電源電圧の低下又は電源断を検知することが可能な検知回路を提供することを目的とする。

本発明に係る検知回路は、複数のガンマ電圧に基づいて階調電圧を生成し、且つゲート端子に第１電圧の印加を受けるとともにソース端子又はドレイン端子に前記複数のガンマ電圧のうちの最大の電圧値を有する最大ガンマ電圧の印加を受ける１のトランジスタを有するガンマバッファ回路に設けられる検知回路であって、
前記最大ガンマ電圧と前記１のトランジスタの基板電位とを比較し、比較結果を示す第１比較結果信号を出力する第１の比較回路と、
第２電圧を電源電圧として動作するインバータを有し、前記インバータの閾値電圧と前記基板電位とを比較し、比較結果を示す第２比較結果信号を出力する第２の比較回路と、
を有し、
前記第１比較結果信号及び前記第２比較結果信号に基づいて、前記第１電圧の電圧低下又は電源断を検知する
ことを特徴とする。

本発明に係る検知回路によれば、ガンマバッファ回路内のトランジスタの基板電位に基づいて電源電圧の低下又は電源断を検知することが可能となる。

ソースドライバ回路の構成を示すブロック図である。ガンマバッファ回路内のトランジスタにおける電源電圧ＶＬＳ、最大ガンマ電圧ＧＭＡ０及び基板電位ＳＶの関係を模式的に示す図である。本発明に係る検知回路の構成を示すブロック図である。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明に係る検知回路が設けられるソースドライバ回路１００の構成を示すブロック図である。ソースドライバ回路１００は、レシーバ１０１、ラッチ回路１０２、レベルシフタ１０３、ガンマバッファ回路１０４、ＤＡＣ（Digital Analog Converter）１０５及び出力アンプ１０６を有する。ガンマバッファ回路１０４には、ガンマ電源ＧＶからガンマ電圧ＧＭＡ０〜ＧＭＡｎ（ｎは自然数）が供給されている。

ソースドライバ回路１００は、第１電圧である高電圧電源の電源電圧（以下、電源電圧ＶＬＳと称する）を動作電圧として動作するブロック（第２ブロックＢＬ２）と、第２電圧であるロジック電源の電源電圧（以下、ロジック電圧ＶＤＤと称する）を動作電圧として動作するブロック（第１ブロックＢＬ１）とを有する。第１ブロックＢＬ１は、レシーバ１０１及びラッチ回路１０２を含む。第２ブロックＢＬ２は、ガンマバッファ回路１０４、ＤＡＣ１０５及び出力アンプ回路１０６を含む。また、第１ブロックＢＬ１と第２ブロックＢＬ２との間にはレベルシフタ１０３が設けられている。

レシーバ１０１は、例えばＴＣＯＮ等の表示制御装置から、各画素の輝度レベルを例えば６ビットの輝度階調で表す画素データの系列を含む映像データ信号ＶＤを受信し、これをラッチ回路１０２に供給する。

ラッチ回路１０２は、レシーバ１０１から供給された映像データ信号ＶＤに基づいて画素データの系列を取り込み、画素データＤ₁〜Ｄ_kとしてレベルシフタ１０３に供給する。

レベルシフタ１０３は、画素データＤ₁〜Ｄ_kの信号レベルを増加させるレベルシフトを行い、信号レベルをロジック電圧ＶＤＤの電圧レベルから電源電圧ＶＬＳの電圧レベルへとシフトする。レベルシフタ１０３は、レベルシフトにより生成した画素データＰ₁〜Ｐ_kをＤＡＣ１０５に供給する。

ガンマバッファ回路１０４は、例えばボルテージフォロア回路を含み、ガンマ電源ＧＶから供給されたガンマ電圧ＧＭＡ０〜ＧＭＡｎを保持する。ガンマ電圧ＧＭＡ０〜ＧＭＡｎの中でＧＭＡ０が最も電圧値が大きく、ＧＭＡｎが最も電圧値が小さい。最大のガンマ電圧であるＧＭＡ０（以下、最大ガンマ電圧ＧＭＡ０と称する）は、電源電圧ＶＬＳよりも所定の電圧値（例えば、０．２Ｖ）だけ小さい電圧値を有する。

ガンマバッファ回路１０４は、ガンマ電源ＧＶから供給されたガンマ電圧ＧＭＡ０〜ＧＭＡｎを所定のタイミングでラダー抵抗Ｒ₁〜Ｒ₂₅₆に供給する。ラダー抵抗Ｒ₁〜Ｒ₂₅₆は、各々の抵抗の両端に接続された出力タップから階調電圧Ｖ₁〜Ｖ₂₅₆を出力し、ＤＡＣ１０５に供給する。

なお、ガンマバッファ回路１０４は、ガンマ電圧ＧＭＡ０〜ＧＭＡｎの入力を受ける前段部分に、電源電圧ＶＬＳの印加を受けて動作するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、以下単にトランジスタと称する）を含む。以下の説明では、このトランジスタの基板電位（バックゲートの電位）を基板電位ＳＶと称する。

ＤＡＣ１０５は、画素データＰ₁〜Ｐ_kに応じて階調電圧Ｖ₁〜Ｖ₂₅₆を選択し、選択した階調電圧を階調輝度電圧Ｂ₁〜Ｂ_kとして出力アンプ１０６に供給する。

出力アンプ回路１０６は、階調輝度電圧Ｂ₁〜Ｂ_kの各々を所望に増幅したものを画素駆動電圧Ｇ₁〜Ｇ_kとして表示パネル（図示せず）のデータラインに印加する。

このようなソースドライバ回路１００において、電源ラインの断線等により電源電圧ＶＬＳの電源断が生じると、ガンマバッファ回路１０４内のトランジスタの基板電位ＳＶは、電源電圧ＶＬＳの電圧レベルから最大ガンマ電圧ＧＭＡ０に応じた電圧レベルへと低下する。

図２（ａ）及び（ｂ）は、ガンマバッファ回路１０４内のトランジスタのうち最大ガンマ電圧ＧＭＡ０の入力を受けるトランジスタの基板電位ＳＶと、電源電圧ＶＬＳ及び最大ガンマ電圧ＧＭＡ０との関係を模式的に示す図である。ここでは、トランジスタがＰチャネル型のＭＯＳトランジスタである場合を例として示している。電源電圧ＶＬＳの電源断がない通常の状態（図２（ａ））では、基板電位ＳＶは電源電圧ＶＬＳと等しくなる。しかし、電源電圧ＶＬＳの電源断が生じている状態（図２（ｂ））では、基板電位ＳＶは、最大ガンマ電圧ＧＭＡ０が寄生ダイオードの電圧ＶＰＤ（例えば０．７Ｖ）の分だけ電圧降下した電圧レベルとなる。

図３は、本発明に係る検知回路１０の構成を示すブロック図である。検知回路１０は、例えばソースドライバ回路１００内のガンマバッファ回路１０４に設けられる。検知回路１０は、ガンマバッファ回路１０４内のトランジスタの基板電位ＳＶに基づいて、電源電圧ＶＬＳの電圧低下及び電源断を検知する回路である。なお、基板電位ＳＶは、電源断のない通常の状態では電源電圧ＶＬＳの電圧レベルと一致するため、図中ではＳＶ（ＶＬＳ）として示している。

検知回路１０は、基板電位ＳＶ及びガンマ電圧ＧＭＡ０の電圧レベルをシフトする電圧シフトブロック（図中、ＢＬ３として示す）と、基板電位ＳＶに基づいて電源電圧ＶＬＳの電圧低下及び電源断を検知する検知ブロック（図中、ＢＬ４として示す）と、を有する。検知ブロックＢＬ４はロジック電圧ＶＤＤに基づいて動作するブロックであるため、電圧シフトブロックＢＬ３は、基板電位ＳＶ及びガンマ電圧ＧＭＡ０をロジック電圧ＶＤＤの電圧レベルに変換して、検知ブロックＢＬ４内の比較回路（コンパレータ）に供給する役割を果たす。

電圧シフトブロックＢＬ３は、レベルシフタ１１及び１２と、トランジスタＭＰ１及びＭＰ２と、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４を有する。電圧シフトブロックＢＬ３は、パワーダウン信号ＰＤの信号レベルに応じてオン状態及びオフ状態のいずれかに制御される。パワーダウン信号ＰＤは、信号レベルが論理レベル０（Ｌ）及び論理レベル１（Ｈ）の間で変化する信号である。以下の説明では、論理レベル０のことをローレベル（Ｌ）、論理レベル１のことをハイレベル（Ｈ）と称する。

レベルシフタ１１は、パワーダウン信号ＰＤを電源電圧ＶＬＳの電圧レベルにシフトし且つ反転した信号をトランジスタＭＰ１のゲート端子に供給する。レベルシフタ１２は、パワーダウン信号ＰＤを最大ガンマ電圧ＧＭＡ０の電圧レベルにシフトし且つ反転した信号をトランジスタＭＰ２のゲート端子に供給する。

トランジスタＭＰ１及びＭＰ２は、第１チャネル型であるＰチャネル型のＭＯＳトランジスタから構成されている。トランジスタＭＰ１は、ドレイン端子が抵抗Ｒ１の一端に接続され、ソース端子に基板電位ＳＶが印加されている。トランジスタＭＰ２は、ドレイン端子が抵抗Ｒ３の一端に接続され、ソース端子に最大ガンマ電圧ＧＭＡ０が印加されている。

抵抗Ｒ１の他端は抵抗Ｒ２の一端と接続され、抵抗Ｒ２の他端は高電圧の接地電位ＶＳＳＨに接続されている。抵抗Ｒ１及びＲ２の接続点は、コンパレータ１３のマイナス入力端子に接続されている。抵抗Ｒ１及びＲ２は、基板電位ＳＶの電圧レベルをロジック電圧ＶＤＤのレベルに変換して電圧Ｖ１を生成し、コンパレータ１３に供給する。

抵抗Ｒ３の他端は抵抗Ｒ４の一端と接続され、抵抗Ｒ４の他端は高電圧の接地電位ＶＳＳＨに接続されている。抵抗Ｒ３及びＲ４の接続点は、コンパレータ１３のプラス入力端子に接続されている。抵抗Ｒ１及びＲ２は、最大ガンマ電圧ＧＭＡ０の電圧レベルをロジック電圧ＶＤＤのレベルに変換して電圧Ｖ２を生成し、コンパレータ１３に供給する。

抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４の抵抗値は、基板電位ＳＶ及び最大ガンマ電圧ＧＭＡ０の大小関係を維持しつつロジック電圧ＶＤＤのレベルに変換することが可能な抵抗値であって、且つ抵抗比のばらつきを考慮して各抵抗に流れる電流が等しくなるような抵抗値に設定されている。例えば、抵抗Ｒ１の抵抗値は４２９．１ｋΩ、抵抗Ｒ２の抵抗値は７０．９ｋΩ、抵抗Ｒ３の抵抗値は４３１ｋΩ、抵抗Ｒ４の抵抗値は６９ｋΩに夫々設定されている。抵抗Ｒ１及びＲ２の和と抵抗Ｒ３及びＲ４の和はいずれも５００ｋΩとなる。

検知ブロックＢＬ４は、コンパレータ１３と、バイアス１４と、電圧低下判定回路１５と、論理和回路ＯＲ１と、フリップフロップＦＦ１〜ＦＦ３と、論理積回路ＡＮＤ１と、を有する。

コンパレータ１３は、パワーダウン信号ＰＤを入力とする電流源のバイアス１４と接続されている。すなわち、コンパレータ１３は、パワーダウン信号ＰＤの信号レベルに応じてオン状態及びオフ状態に制御される。コンパレータ１３は、電圧Ｖ１及びＶ２の電圧値を比較し、比較結果を示す比較結果信号ＣＶＳ１を論理和回路ＯＲ１の一方の入力端子に供給する。比較結果信号ＣＶＳ１は、電圧Ｖ１が電圧Ｖ２以上である場合にはローレベル（Ｌ）、電圧Ｖ１が電圧Ｖ２未満である場合にはハイレベル（Ｈ）となる。

電圧低下判定回路１５は、抵抗Ｒ５及びインバータＩＶから構成されている。インバータＩＶは、ロジック電圧ＶＤＤに基づいて動作する回路であり、（１／２）ＶＤＤの閾値電圧を有する。インバータＩＶには、抵抗Ｒ５を介して基板電位ＳＶが入力される。インバータＩＶは、入力された電圧（すなわち、基板電位ＳＶ）の電圧レベルと閾値電圧（１／２）ＶＤＤとの大小関係に応じて信号レベルがローレベル（Ｌ）及びハイレベル（Ｈ）の間で変化する比較結果信号ＣＶＳ２を出力する。具体的には、基板電位ＳＶが閾値電圧（１／２）ＶＤＤ以上である場合にはローレベル（Ｌ）の比較結果信号ＣＶ２を出力し、基板電位ＳＶが閾値電圧（１／２）ＶＤＤ未満である場合にはハイレベル（Ｈ）の比較結果信号ＣＶ２を出力する。電圧低下判定回路１５は、比較結果信号ＣＶＳ２を論理和回路ＯＲ１の他方の入力端子に供給する。

論理和回路ＯＲ１は、比較結果信号ＣＶＳ１及びＣＶＳ２の論理和からなる論理和信号ＯＲＳを出力し、フリップフロップＦＦ１のＤ入力端子に供給する。

フリップフロップＦＦ１は、クロック端子Ｃにラッチ信号ＬＳの供給を受け、リセット端子Ｒにパワーダウン信号ＰＤを反転した信号の供給を受ける。フリップフロップＦＦ１は、ラッチ信号ＬＳのクロックタイミングに応じて論理和信号ＯＲＳを取り込み、これを次のクロックタイミングで出力端子Ｑから出力信号ＯＳ１として出力する。フリップフロップＦＦ１は、出力信号ＯＳ１をフリップフロップＦＦ２のＤ入力端子及び論理積回路ＡＮＤ１に供給する。

フリップフロップＦＦ２は、クロック端子Ｃにラッチ信号ＬＳの供給を受け、リセット端子Ｒにパワーダウン信号ＰＤを反転した信号の供給を受ける。フリップフロップＦＦ２は、ラッチ信号ＬＳのクロックタイミングに応じてフリップフロップＦＦ１の出力信号ＯＳ１を取り込み、これを次のクロックタイミングで出力端子Ｑから出力信号ＯＳ２として出力する。フリップフロップＦＦ２は、出力信号ＯＳ２をフリップフロップＦＦ３のＤ入力端子及び論理積回路ＡＮＤ１に供給する。

フリップフロップＦＦ３は、クロック端子Ｃにラッチ信号ＬＳの供給を受け、リセット端子Ｒにパワーダウン信号ＰＤを反転した信号の供給を受ける。フリップフロップＦＦ３は、ラッチ信号ＬＳのクロックタイミングに応じて、フリップフロップＦＦ２の出力信号ＯＳ２を取り込み、これを次のクロックタイミングで出力端子Ｑから出力信号ＯＳ３として出力する。フリップフロップＦＦ３は、出力信号ＯＳ３を論理積回路ＡＮＤ１に供給する。

フリップフロップＦＦ１〜３のかかる動作により、連続する３クロック期間の論理和信号ＯＲＳが論理積回路ＡＮＤ１に出力される。すなわち、フリップフロップＦＦ１〜３は、ラッチ信号ＬＳに同期して３クロック期間分の論理和信号ＯＲＳを保持する保持回路としての性質を有する。

論理積回路ＡＮＤ１は、３入力のＡＮＤ回路から構成され、フリップフロップＦＦ１の出力信号ＯＳ１、フリップフロップＦＦ２の出力信号ＯＳ２及びフリップフロップＦＦ３の出力信号ＯＳ３の論理積からなる論理積信号ＯＵＴを出力する。出力信号ＯＳ１、ＯＳ２及びＯＳ３は、連続する３クロック期間の論理和信号ＯＲＳに相当する。従って、論理積信号ＯＵＴは、３クロック期間分の論理和信号ＯＲＳの論理積となる。すなわち、論理積回路ＡＮＤ１は、３クロック期間の論理和信号ＯＲＳに基づいて電圧低下及び電源断のいずれかの検知結果を出力する検知結果出力回路である。

次に、検知回路１０の動作について説明する。まず、パワーダウン信号ＰＤがローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、検知回路１０は動作モードへと移行する。すなわち、トランジスタＭＰ１及びＭＰ２のゲート端子にはローレベル（Ｌ）の信号が供給され、トランジスタＭＰ１及びＭＰ２がオン状態となる。また、コンパレータ１３には動作電流が供給され、フリップフロップＦＦ１〜ＦＦ３のリセット端子Ｒにはパワーダウン信号ＰＤを反転したローレベル（Ｌ）の信号が供給される。

トランジスタＭＰ１がオン状態となることにより、基板電位ＳＶを抵抗Ｒ１及びＲ２で分圧した電圧がコンパレータ１３のマイナス入力端子に供給される。また、トランジスタＭＰ２がオン状態となることにより、最大ガンマ電圧ＧＭＡ０を抵抗Ｒ３及びＲ４で分圧した電圧がコンパレータ１３のプラス入力端子に供給される。

通常の状態（すなわち、電源電圧ＶＬＳの電源断がない状態）では、基板電位ＳＶの電圧値は電源電圧ＶＬＳの電圧値と等しい。従って、最大ガンマ電圧ＧＭＡ０の電圧値は（ＶＬＳ−０．２Ｖ）であるため、基板電位ＳＶ＞最大ガンマ電圧ＧＭＡ０となる。これにより、コンパレータ１３のマイナス入力端子に供給される電圧＞プラス入力端子に供給される電圧となり、コンパレータ１３の出力である比較結果信号ＣＶＳ１の信号レベルはローレベル（Ｌ）となる。

一方、電源電圧ＶＬＳの電源断が生じた場合、基板電位ＳＶの電圧値は最大ガンマ電圧ＧＭＡ０から寄生ダイオードの電圧ＶＰＤ分（すなわち０．７Ｖ）だけ電圧降下した電圧値となる。従って、最大ガンマ電圧ＧＭＡ０＞基板電位ＳＶとなる。これにより、コンパレータ１３のプラス入力端子に供給される電圧＞マイナス入力端子に供給される電圧となり、コンパレータ１３の出力である比較結果信号ＣＶＳ１の信号レベルはハイレベル（Ｈ）となる。

電圧低下判定回路１５は、基板電位（ＳＶ）とインバータＩＶの閾値電圧である（１／２）ＶＤＤとを比較する。電源電圧ＶＬＳの電圧低下がない通常の状態では、電源電圧ＶＬＳ＞ロジック電圧ＶＤＤであるため、基板電位ＳＶ＞閾値電圧（１／２）ＶＤＤとなる。従って、電圧低下判定回路１５は、ローレベル（Ｌ）の比較結果信号ＣＶＳ２を出力する。一方、電源電圧ＶＬＳの電圧低下が生じて、基板電位ＳＶ＜閾値電圧（１／２）ＶＤＤとなった場合、電圧低下判定回路１５は、ハイレベル（Ｈ）の比較結果信号ＣＶＳ２を出力する。

論理和回路ＯＲ１は、比較結果信号ＣＶＳ１及びＣＶＳ２のいずれか一方（又は両方）がハイレベル（Ｈ）である場合、ハイレベル（Ｈ）の論理和信号ＯＲＳを出力する。すなわち、論理和回路ＯＲ１は、電源電圧ＶＬＳの電源断又は電圧低下が生じている場合に、ハイレベル（Ｈ）の論理和信号ＯＲＳを出力する。これに対し、比較結果信号ＣＶＳ１及びＣＶＳ２がいずれもローレベル（Ｌ）である場合、すなわち電源電圧ＶＬＳの電源断及び電圧低下のいずれも生じていない場合、論理和回路ＯＲ１はローレベル（Ｌ）の論理和信号ＯＲＳを出力する。

フリップフロップＦＦ１〜ＦＦ３の動作により、ラッチ信号ＬＳの３クロック期間分の論理和信号ＯＲＳが取り込まれ、論理積回路ＡＮＤ１に供給される。論理積回路ＡＮＤ１は、３クロック期間分の論理和信号ＯＲＳが全てハイレベル（Ｈ）である場合に、ハイレベル（Ｈ）の論理積信号ＯＵＴを出力する。一方、論理積回路ＡＮＤ１は、３クロック期間分の論理和信号ＯＲＳのうち、いずれかがローレベル（Ｌ）である場合、ローレベル（Ｌ）の論理積信号ＯＵＴを出力する。

すなわち、電源電圧ＶＬＳの電源断又は電圧低下が３クロック期間に亘って検知された場合、論理積信号ＯＵＴの信号レベルはハイレベル（Ｈ）となる。一方、電源電圧ＶＬＳの電源断又は電圧低下が３クロック期間のいずれかで検知されなかった場合には、論理積信号ＯＵＴの信号レベルはローレベル（Ｌ）となる。従って論理積信号ＯＵＴの信号レベルがローレベル（Ｌ）であるかハイレベル（Ｈ）であるかを判定することによって、電源電圧ＶＬＳの電圧低下及び電源断が検知される。

以上のように、本発明の検知回路１０は、ガンマバッファ回路１０４の基板電位ＳＶと最大ガンマ電圧ＧＭＡ０とを比較することにより、電源電圧ＶＬＳの電源断が生じていることを検知する。これにより、図２を参照して説明したように、基板電位ＳＶの低下が最大ガンマ電圧ＧＭＡ０から寄生ダイオードの電圧ＶＰＤの分だけ電圧降下したレベルにとどまり、インバータＩＶの閾値電圧（ロジック電圧ＶＤＤの１／２）まで低下しない場合であっても、基板電位ＳＶに基づいて電源電圧ＶＬＳの電源断を検知することができる。

また、本発明の検知回路１０は、電源電圧ＶＬＳの電源断を検知することに加えて、電源電圧ＶＬＳの電圧レベルが（１／２）ＶＤＤ未満まで低下したことを検知し、その論理和を算出する。従って、電源電圧ＶＬＳの電源断及び電圧低下のいずれかが生じた場合を異常状態として検知することができる。

また、本発明の検知回路１０は、電源電圧ＶＬＳの電源断及び電圧低下のいずれかが３クロック期間に亘って検知された場合に、異常が生じていると判定する。従って、誤検知による異常判定を防止することができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、コンパレータ１３、バイアス１４、電圧低下判定回路１５、論理和回路ＯＲ１、フリップフロップＦＦ１〜ＦＦ３及び論理積回路ＡＮＤ１からなる検知ブロックＢＬ４がロジック電圧ＶＤＤに基づいて動作し、電圧シフトブロックＢＬ３が電源電圧ＶＬＳ及び最大ガンマ電圧ＧＭＡ０に基づいて動作する例について説明した。しかし、ロジック電圧ＶＤＤに基づいて動作するいわゆる低電圧系と、電源電圧ＶＬＳ及び最大ガンマ電圧ＧＭＡ０に基づいて動作するいわゆる高電圧系との境界は、上記実施例で示したものに限られない。

また、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４の抵抗値は、上記実施例で示した値に限定されず、基板電位ＳＶ及び最大ガンマ電圧ＧＭＡ０の大小関係を維持しつつロジック電圧ＶＤＤのレベルに変換することが可能な抵抗値を有するものであれば良い。また、抵抗のばらつきを考慮して抵抗値を調整できるようなトリミング機能を有するものであっても良い。

また、上記実施例では、検知回路１０がフリップフロップＦＦ１〜ＦＦ３を有し、３クロック期間分の論理和信号ＯＲＳを保持してその論理積を出力する例について説明した。しかし、フリップフロップの数はこれに限られない。すなわち、検知回路１０は、ｍ個（ｍは２以上の整数）のフリップフロップを有し、ｍクロック期間分の論理和信号ＯＲＳを保持してその論理積を出力するものであれば良い。

また、コンパレータ１３とフリップフロップＦＦ１との間（例えばコンパレータ１３と論理和回路ＯＲ１との間又は論理和回路ＯＲ１とフリップフロップＦＦ１との間）にフィルタ回路を設け、フィルタ回路の出力を論理和回路ＯＲ１やフリップフロップＦＦ１に供給することにより、誤検知の防止をさらに強化した構成としても良い。

１０検知回路
１１，１２レベルシフタ
１３コンパレータ
１４バイアス
１５電圧低下判定回路
１００ソースドライバ回路
１０１レシーバ
１０２ラッチ回路
１０３レベルシフタ
１０４ガンマバッファ回路
１０５ＤＡＣ
１０６出力アンプ回路

Claims

複数のガンマ電圧に基づいて階調電圧を生成し、且つゲート端子に第１電圧の印加を受けるとともにソース端子又はドレイン端子に前記複数のガンマ電圧のうちの最大の電圧値を有する最大ガンマ電圧の印加を受ける１のトランジスタを有するガンマバッファ回路に設けられる検知回路であって、
前記最大ガンマ電圧と前記１のトランジスタの基板電位とを比較し、比較結果を示す第１比較結果信号を出力する第１の比較回路と、
第２電圧を電源電圧として動作するインバータを有し、前記インバータの閾値電圧と前記基板電位とを比較し、比較結果を示す第２比較結果信号を出力する第２の比較回路と、
を有し、
前記第１比較結果信号及び前記第２比較結果信号に基づいて、前記第１電圧の電圧低下又は電源断を検知する
ことを特徴とする検知回路。
前記第１比較結果信号及び前記第２比較結果信号の論理和からなる論理和信号を出力する論理和回路を有し、
前記論理和信号に基づいて前記第１電圧の電圧低下及び電源断のいずれかが生じていることを検知する
ことを特徴とする請求項１に記載の検知回路。
クロック信号に同期して前記論理和信号を取り込み、前記クロック信号の連続するｎ個（ｎは２以上の整数）のクロック期間に亘って前記論理和信号を保持する保持回路と、
前記ｎ個のクロック期間における前記論理和信号の信号レベルに基づいて、前記第１電圧の電圧低下及び電源断のいずれかの検知結果を出力する検知結果出力回路と、
を有することを特徴とする請求項２に記載の検知回路。
前記保持回路は、直列接続された第１〜第ｎのフリップフロップから構成され、
前記第１〜第ｎのフリップフロップのうち第１のフリップフロップは、前記論理和信号を取り込み、前記クロック信号の１クロック期間の間保持して出力し、
前記第１〜第ｎのフリップフロップのうち第ｋ（２≦ｋ≦ｎ）のフリップフロップは、第（ｋ−１）のフリップフロップの出力信号を取り込み、前記クロック信号の１クロック期間の間保持して出力し、
前記検知結果出力回路は、前記第１〜第ｎのフリップフロップの出力の論理積に基づいて、前記第１電圧の電圧低下及び電源断のいずれかの検知結果を出力する
ことを特徴とする請求項３に記載の検知回路。
前記基板電位を分圧して電圧レベルをシフトした第１分圧と前記最大ガンマ電圧を分圧して電圧レベルをシフトした第２分圧とを生成するシフト回路を有し、
前記第１の比較回路は、前記第２電圧に基づいて動作するコンパレータを有し、
前記コンパレータは、前記第１分圧及び前記第２分圧に基づいて前記第１比較結果信号を生成する
ことを特徴とする請求項１乃至４のいずれか１に記載の検知回路。