JP2009284426A - Ｄａ変換回路および表示用駆動装置 - Google Patents

Abstract

【課題】回路規模を縮小化し、かつコストダウンを行う。
【解決手段】参照電圧Ｖ０〜Ｖ８を用いて、参照電圧Ｖ０〜Ｖ８の間の異なる電圧値をそれぞれ有する基準電圧Ｇ（６３：０）を発生する基準電圧発生回路１０１と、基準電圧Ｇ（６３：０）に対して所定の範囲の基準電圧を選択するように区分されて構成されている複数のＭＯＳトランジスタを、該各区分にそれぞれ供給されるデジタルデータに基づいて制御することにより、基準電圧Ｇ（６３：０）の中から１つの基準電圧を選択する選択回路１０２と、選択回路１０２の各区分が選択する基準電圧の範囲に応じて電圧レベルを変換したデジタルデータを、該各区分にそれぞれ供給するレベル変換回路１０４とを備え、選択回路１０２の複数のＭＯＳトランジスタは、少なくとも各基準電圧が１番目に入力されるＭＯＳトランジスタが、参照電圧Ｖ０〜Ｖ８の間の電圧範囲よりも低い耐圧のＭＯＳトランジスタである。
【選択図】図１

Description

本発明は、デジタルデータに基づいたアナログ電圧を出力するＤＡ変換回路、およびそれを使用した表示用駆動装置に関するものであり、特に、例えばロジックトランジスタなどの低い耐圧のトランジスタを構成可能な技術に関するものである。

液晶表示装置における表示方式のうち、高精細な表示を行える方式としてスイッチング素子にＴＦＴ（Thin Film Transistor）を用いたアクティブマトリクス方式がある。アクティブマトリクス方式の液晶表示装置では、ゲートドライバから出力される走査信号によってＴＦＴを１ラインずつ順次ＯＮし、ＯＮ状態のＴＦＴを通して、該ＴＦＴのドレインに接続された画素電極にソースドライバから駆動電圧を印加する。これにより、画素電極と対向電極との間の画素容量に電荷が蓄積されることで液晶において光透過率が変化し、表示が行なわれる。

このような液晶表示装置において階調表示を行う場合、ソースドライバから出力される駆動電圧を、表示対象の画素の明るさに応じた階調表示電圧として与える方法がある。液晶にて表示を行うためには、一般的に１０Ｖ以上の電圧を画素容量に与えることが必要とされるので、ソースドライバは、１０Ｖ以上の駆動電圧を出力するために、１０Ｖ以上の耐圧を持つことが必要とされる。

ゲートドライバおよびソースドライバは、集積回路により作成される。集積回路に構成されるＭＯＳトランジスタは、耐圧が低いものほど、サイズが小さくて済む。例えば、５Ｖ程度以下の耐圧のＭＯＳトランジスタ（所謂、ロジックトランジスタと呼ばれる）と、１０Ｖ程度以上の耐圧のＭＯＳトランジスタ（所謂、中耐圧トランジスタと呼ばれる）とでトランジスタの構成面積を比較すると、耐圧やプロセスにもよるが、およそ１０倍の差になる。

そこで、図１７に示すような共通電極交流駆動が行われている。共通電極交流駆動とは、表示データに対応した液晶印加電圧の交流化と同じタイミングで共通電極（画素電極）を交流化することであり、１０Ｖ程度を出力するソースドライバを５Ｖ耐圧の範囲内で動作させることができる。これにより、ソースドライバをロジックトランジスタで構成して、チップ面積を小さくするとともにコストを下げることが行われている。

また、上記共通電極交流駆動を行い、さらに回路規模を縮小する回路形式が、特許文献１に記載されている。

図１８は、特許文献１に記載の従来のソースドライバ９００の構成を示すブロック図である。

図１８に示すように、ソースドライバ９００は、入力ラッチ回路９０１、シフトレジスタ回路９０２、サンプリングメモリ回路９０３、ホールドメモリ回路９０４、レベルシフタ回路９０５、ＤＡ変換回路９０６、出力回路９０７、基準電圧発生回路９０８、およびセレクタ回路９０９を備えている。

ソースドライバ９００では、例えば、コントローラ（図示せず）からデジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）が転送されてくると、入力ラッチ回路９０１が、該デジタル表示データＤＲ・ＤＧ・ＤＢを一旦ラッチした後、サンプリングメモリ回路９０３に出力する。なお、デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤・緑・青に対応している。

一方、ソースドライバ９００では、コントローラから、デジタル表示データの転送を制御するためのスタートパルス信号ＳＰとクロック信号ＣＫとが、シフトレジスタ回路９０２に出力されている。シフトレジスタ回路９０２は、クロック信号ＣＫに同期をとりながらスタートパルス信号ＳＰを内部で転送し、最終段から、次段のソースドライバへのスタートパルス信号ＳＰ（カスケード出力信号Ｓ）として出力する。

また、シフトレジスタ回路９０２は、スタートパルス信号ＳＰの転送に従って各段から信号を出力している。サンプリングメモリ回路９０３は、上記各段からの出力信号に同期して、入力ラッチ回路９０１から出力されるデジタル表示データＤＲ・ＤＧ・ＤＢを、時分割で内部メモリに一旦記憶するとともに、ホールドメモリ回路９０４に出力する。

１水平同期期間のデジタル表示データ（画面の１水平ラインの画素に対応する表示データ）がサンプリングメモリ回路９０３に記憶されると、ホールドメモリ回路９０４は、コントローラから出力される水平同期信号（ラッチ信号ＬＳ）に基づいてサンプリングメモリ回路９０３からの出力信号を取り込み、レベルシフタ回路９０５に出力するとともに、次の水平同期信号を入力するまで取り込んだデジタル表示データを維持する。

レベルシフタ回路９０５は、上記デジタル表示データを、液晶パネルの印加電圧レベルを処理する次段のＤＡ変換回路９０６に適合させるために、デジタル表示データの信号レベルを変換する回路である（例えば３Ｖを５Ｖに変換する）。レベルシフタ回路９０５は、レベル変換したデジタル表示データをＤＡ変換回路９０６に出力する。

また、基準電圧発生回路９０８は、液晶駆動電源（図示せず）から供給される参照電圧ＶＲに基づき、液晶パネルに構成されている液晶表示素子の交流駆動（図１７参照）に対応するための、正極性および負極性の階調表示用アナログ電圧（ここでは、基準電圧と称する）を作成している。そして、セレクタ回路９０９は、基準電圧発生回路９０８から供給される基準電圧を、高電圧側の基準電圧と低電圧側の基準電圧とに分離し、ＤＡ変換回路９０６に出力している。

ＤＡ変換回路９０６は、レベルシフタ回路９０５にてレベル変換されたデジタル表示データに応じて、基準電圧発生回路９０８にて作成されセレクタ回路９０９から選択的に供給された各種基準電圧から、１つの基準電圧を選択する。

ＤＡ変換回路９０６は、具体的には、低電圧の基準電圧を処理できるＮｃｈＭＯＳトランジスタにより構成されるブロックと、高電位の基準電圧を処理できるＰｃｈＭＯＳトランジスタにより構成されるブロックとを備えている。セレクタ回路９０９は、分離した高電圧側の基準電圧および低電圧側の基準電圧を、ＤＡ変換回路９０６の各ブロックへ振り分けている。

これにより、基準電圧が極性の反転を伴うものであっても、ＤＡ変換回路９０６の上記各ブロックは、常に、高電圧側または低電圧側の基準電圧についてのみ選択動作を行えばよいことになる。よって、ＮｃｈＭＯＳトランジスタにより構成されるブロックで低電圧の基準電圧を処理し、ＰｃｈＭＯＳトランジスタにより構成されるブロックで高電位の基準電圧を処理することによって、ＤＡ変換回路９０６は適正に作動することができる。

ＤＡ変換回路９０６にて選択された基準電圧は、出力回路９０７を介して、各液晶駆動電圧出力端子９１０から液晶パネルの各ソース信号ラインへ出力される。これにより、液晶表示装置において階調表示が行われている。
特開２００３−２８０５９６号公報（２００３年１０月２日公開）

しかしながら、近年では、高品質な液晶表示が求められ、液晶駆動電圧が高くなっている。これに従い、従来１０Ｖ程度で駆動していた液晶パネルを２０Ｖ程度で駆動する必要が出てきたため、上述した共通電極交流駆動を行ったとしても、ソースドライバの出力電圧が１０Ｖ程度必要とされるので、耐圧も同様に１０Ｖ程度が必要とされている。よって、ソースドライバの耐圧を上げることでトランジスタサイズが大きくなり、回路面積が増大するとともにチップコストが上昇するという問題が生じている。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、基準電圧の電圧範囲がロジックトランジスタの耐圧より広くても、ロジックトランジスタを使用することができ、これにより、回路規模を縮小化し、かつコストダウンを行うことができるＤＡ変換回路、およびその回路を備える表示用駆動装置を提供することにある。

本発明のＤＡ変換回路は、上記課題を解決するために、供給される参照電圧を用いて、第１電圧と上記第１電圧よりも大きい第２電圧との間の異なる電圧値をそれぞれ有する複数の基準電圧を発生する基準電圧発生回路と、上記複数の基準電圧に対して所定の範囲の基準電圧を選択するように区分されて構成されている複数のＭＯＳトランジスタを、該各区分にそれぞれ供給されるデジタルデータに基づいて制御することにより、上記複数の基準電圧の中から１つの基準電圧を選択する選択回路と、上記選択回路の各区分が選択する基準電圧の範囲に応じて電圧レベルを変換したデジタルデータを、該各区分にそれぞれ供給するレベル変換回路とを備え、上記選択回路の複数のＭＯＳトランジスタは、少なくとも上記各基準電圧が１番目に入力されるＭＯＳトランジスタが、上記第１電圧と上記第２電圧との間の電圧範囲よりも低い耐圧のＭＯＳトランジスタであることを特徴としている。

上記の構成によれば、選択回路が複数の基準電圧に対して所定の範囲の基準電圧を選択するように区分されており、レベル変換回路が、各区分が選択する基準電圧の範囲に応じて電圧レベルを変換したデジタルデータを上記各区分にそれぞれ供給することによって、複数のＭＯＳトランジスタのうち、少なくとも各基準電圧が１番目に入力されるＭＯＳトランジスタのソース、ドレイン、およびゲートには、ＭＯＳトランジスタの耐圧を超えないように電圧を与えることが可能となる。

これにより、第１電圧と第２電圧との間の電圧範囲を満足する耐圧のＭＯＳトランジスタを必ずしも構成する必要が無くなり、例えばロジックトランジスタなどの低い耐圧のＭＯＳトランジスタを使用することが可能となる。よって、チップサイズを縮小できるので、回路規模を縮小化し、かつコストダウンを行うことが可能となる。

また、本発明のＤＡ変換回路は、上記選択回路の複数のＭＯＳトランジスタのうち、上記第１電圧と上記第２電圧との間の電圧範囲よりも低い耐圧のＭＯＳトランジスタは、構成されている区分が選択する基準電圧の範囲に応じて、バックゲートに電圧が与えられていることが好ましい。これにより、ソース・ドレインとバックゲート間の寄生ダイオードに電流が流れることを防止することが可能となる。

また、本発明のＤＡ変換回路は、上記バックゲートに与えられる電圧は、上記ＭＯＳトランジスタがＰｃｈＭＯＳトランジスタの場合、構成されている区分が選択する基準電圧のうち最も電圧値が高い基準電圧の電圧であり、上記ＭＯＳトランジスタがＮｃｈＭＯＳトランジスタの場合、構成されている区分が選択する基準電圧のうち最も電圧値が低い基準電圧の電圧であることが望ましい。

また、本発明のＤＡ変換回路は、上記選択回路は、ゲートが共通に接続されたＭＯＳトランジスタが少なくとも１つ設けられていることが好ましい。

選択回路が選択した基準電圧と、各ＭＯＳトランジスタのオン／オフ状態との関係によっては、ソース・ドレイン間電圧が耐圧を越えるＭＯＳトランジスタが発生する場合がある。このため、選択回路は、ソース・ドレイン間電圧が耐圧を越える場合が発生すると考えられる箇所には、ゲートが共通に接続されたＭＯＳトランジスタが設けられていることが望ましい。これにより、上記のようなＭＯＳトランジスタにおいて、ソース・ドレイン間電圧を分圧して耐圧以下にすることが可能となり、ロジックトランジスタなどの低い耐圧のＭＯＳトランジスタを使用することが可能となる。

また、本発明のＤＡ変換回路は、上記レベル変換回路は、上記基準電圧発生回路に供給される参照電圧、または、上記基準電圧発生回路から発生される基準電圧を使用して、上記デジタルデータの電圧レベルの変換を行うことが好ましい。

より具体的には、本発明のＤＡ変換回路は、上記レベル変換回路は、供給されるデジタルデータを、上記第１電圧以下の電圧と上記第２電圧以上の電圧との間の電圧範囲を有する電圧レベルに変換するレベルシフタ回路と、上記レベルシフタ回路で変換されたデジタルデータに応じて、第３電圧または上記第３電圧よりも大きい第４電圧を選択することにより、上記第３電圧と上記第４電圧との間の電圧範囲を有する電圧レベルのデジタルデータを作成するレベル変換データ作成回路とを備え、上記第３電圧および上記第４電圧は、上記選択回路の各区分にそれぞれ供給するデジタルデータの電圧レベルに応じて設定されるとともに、上記基準電圧発生回路に供給される参照電圧、または、上記基準電圧発生回路から発生される基準電圧が使用されることが好ましい。

上記の構成によれば、レベル変換回路のために変換用電源を設ける必要が無くなり、回路規模を縮小化することが可能となる。

また、本発明の表示用駆動装置は、表示用デジタルデータを取り込む取得手段と、上記表示用デジタルデータに基づいて表示用電圧を出力するＤＡ変換手段と、上記ＤＡ変換手段が出力した表示用電圧を、アクティブマトリクス方式の表示パネルのデータ信号線に印加する出力手段と、上記ＤＡ変換手段が出力する表示用電圧の極性を所定の周期で反転させる反転手段とを備えている表示用駆動装置において、上記ＤＡ変換手段は上記ＤＡ変換回路であることを特徴としている。

上記の構成によれば、表示用駆動装置として、例えば、共通電極交流駆動を行うソースドライバなどにおいて、上記ＤＡ変換回路を備えているので、小型化かつコストダウンを行うことが可能である。

以上のように、本発明のＤＡ変換回路は、供給される参照電圧を用いて、第１電圧と上記第１電圧よりも大きい第２電圧との間の異なる電圧値をそれぞれ有する複数の基準電圧を発生する基準電圧発生回路と、上記複数の基準電圧に対して所定の範囲の基準電圧を選択するように区分されて構成されている複数のＭＯＳトランジスタを、該各区分にそれぞれ供給されるデジタルデータに基づいて制御することにより、上記複数の基準電圧の中から１つの基準電圧を選択する選択回路と、上記選択回路の各区分が選択する基準電圧の範囲に応じて電圧レベルを変換したデジタルデータを、該各区分にそれぞれ供給するレベル変換回路とを備え、上記選択回路の複数のＭＯＳトランジスタは、少なくとも上記各基準電圧が１番目に入力されるＭＯＳトランジスタが、上記第１電圧と上記第２電圧との間の電圧範囲よりも低い耐圧のＭＯＳトランジスタである構成である。

それゆえ、複数のＭＯＳトランジスタのうち、少なくとも各基準電圧が１番目に入力されるＭＯＳトランジスタのソース、ドレイン、およびゲートには、ＭＯＳトランジスタの耐圧を超えないように電圧を与えることが可能となるので、第１電圧と第２電圧との間の電圧範囲を満足する耐圧のＭＯＳトランジスタを必ずしも構成する必要が無くなり、例えばロジックトランジスタなどの低い耐圧のＭＯＳトランジスタを使用することができる。よって、チップサイズを縮小できるので、回路規模を縮小化し、かつコストダウンを行うことができるという効果を奏する。

また、本発明の表示用駆動装置は、表示用デジタルデータを取り込む取得手段と、上記表示用デジタルデータに基づいて表示用電圧を出力するＤＡ変換手段と、上記ＤＡ変換手段が出力した表示用電圧を、アクティブマトリクス方式の表示パネルのデータ信号線に印加する出力手段と、上記ＤＡ変換手段が出力する表示用電圧の極性を所定の周期で反転させる反転手段とを備えており、上記ＤＡ変換手段は上記ＤＡ変換回路である構成である。

それゆえ、表示用駆動装置として、例えば、共通電極交流駆動を行うソースドライバなどにおいて、上記ＤＡ変換回路を備えているので、小型化かつコストダウンを行うことができるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。

図１は、本実施の形態のＤＡ変換回路１００の一構成例を示すブロック図である。

本実施の形態のＤＡ変換回路１００は、０Ｖ〜８Ｖで与えられる参照電圧を６４分割し、６４通り（６４レベル）の階調表示用アナログ電圧（以下、基準電圧と称する）から、５Ｖの信号で与えられる６ビットのデジタルデータＤ（５：０）に対応する電圧を出力するものである。ＤＡ変換回路１００は、図１に示すように、基準電圧発生回路１０１、選択回路１０２、バッファ１０３、およびレベル変換回路１０４を備えている。

基準電圧発生回路１０１は、外部電源（図示せず）から与えられる参照電圧Ｖ０〜Ｖ８を６４分割して、６４階調の基準電圧Ｇ（６３：０）を発生するものである。基準電圧発生回路１０１は、作成した基準電圧Ｇ（６３：０）を選択回路１０２に出力する。なお、参照電圧Ｖ０には８Ｖが、参照電圧Ｖ８には０Ｖが与えられ、中間電圧の参照電圧Ｖ１〜Ｖ７にはそれぞれ、７Ｖ，６Ｖ，５Ｖ，４Ｖ，３Ｖ，２Ｖ，１Ｖが与えられる。

基準電圧発生回路１０１の具体的な一構成例を図２に示す。図２に示すように、基準電圧発生回路１０１は、参照電圧Ｖ０が入力される端子と参照電圧Ｖ１が入力される端子との間、参照電圧Ｖ１が入力される端子と参照電圧Ｖ２が入力される端子との間、参照電圧Ｖ２が入力される端子と参照電圧Ｖ３が入力される端子との間、参照電圧Ｖ３が入力される端子と参照電圧Ｖ４が入力される端子との間、参照電圧Ｖ４が入力される端子と参照電圧Ｖ５が入力される端子との間、参照電圧Ｖ５が入力される端子と参照電圧Ｖ６が入力される端子との間、参照電圧Ｖ６が入力される端子と参照電圧Ｖ７が入力される端子との間、および、参照電圧Ｖ７が入力される端子と参照電圧Ｖ８が入力される端子との間、が抵抗分割によりそれぞれ等間隔で８分割された構成を有している。これにより、６４階調の基準電圧Ｇ（６３：０）が作成される。６４階調の基準電圧Ｇ（６３：０）における各電圧の算出式および値を図３に示す。

なお、上記基準電圧発生回路１０１の設定では、６４階調の基準電圧Ｇ（６３：０）として等間隔の電圧が作成されているが、これに限らず、中間電圧である参照電圧Ｖ１〜Ｖ７の電圧値や、抵抗の比率などの設定を変更することにより、表示のガンマカーブに対応した６４階調の基準電圧Ｇ（６３：０）を作成することができる。また、抵抗の比率の設定のみでガンマカーブに対応可能の場合には、中間電圧である参照電圧Ｖ１〜Ｖ７を省略して、参照電圧Ｖ８および参照電圧Ｖ０の２電圧のみにて６４階調の基準電圧Ｇ（６３：０）を作成することができる。

選択回路１０２は、デジタルデータＤ（５：０）に基づいて、基準電圧発生回路１０１で作成された６４階調の基準電圧Ｇ（６３：０）から１つの電圧ＯＵＴを選択するものである。なお、デジタルデータＤ（５：０）は、電圧レベルが変換されたデータＤＰ（５：０）、ＮＤＰ（４：０）、ＤＮ（５：０）、およびＮＤＮ（４：０）として、レベル変換回路１０４から供給される。選択回路１０２は、選択した電圧ＯＵＴをバッファ１０３に出力する。

選択回路１０２の具体的な一構成例を図４および図５に示す。なお、図面のサイズの都合上、選択回路１０２は、図４および図５に分割して図示している。

図４および図５に示すように、選択回路１０２は、Ｖ０−１ブロック１１１、Ｖ１−２ブロック１１２、Ｖ２−３ブロック１１３、Ｖ３−４ブロック１１４、Ｖ４−５ブロック１１５、Ｖ５−６ブロック１１６、Ｖ６−７ブロック１１７、およびＶ７−８ブロック１１８が、並列に接続された構成を有している。すなわち、所定の範囲の基準電圧Ｇ（６３：０）を選択するように各ブロック１１１〜１１８が区分されており、各ブロック１１１〜１１８の出力が１つにまとめられて、選択回路１０２の出力端子となっている。

Ｖ０−１ブロック１１１は、参照電圧Ｖ０から参照電圧Ｖ１の間（８Ｖ〜７Ｖの範囲）で作成される基準電圧Ｇ０〜Ｇ７を選択するために構成された回路部である。Ｖ０−１ブロック１１１は、ＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８により構成されている。ＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８は、耐圧５Ｖのロジックトランジスタである。ロジックトランジスタは、主にロジックに使用するものであり、動作速度を速くするために低抵抗化が施されている。また、耐圧５Ｖのトランジスタとは、５Ｖの動作電圧で使用するトランジスタの意味であり、絶対最大定格値は５Ｖよりも大きく、例えば６Ｖ程度あるトランジスタである。

Ｖ１−２ブロック１１２は、参照電圧Ｖ１から参照電圧Ｖ２の間（７Ｖ〜６Ｖの範囲）で作成される基準電圧Ｇ８〜Ｇ１５を選択するために構成された回路部である。Ｖ１−２ブロック１１２は、ＰｃｈＭＯＳトランジスタＰ１０１〜Ｐ１１８により構成されている。ＰｃｈＭＯＳトランジスタＰ１０１〜Ｐ１１８は、耐圧５Ｖのロジックトランジスタである。

Ｖ２−３ブロック１１３は、参照電圧Ｖ２から参照電圧Ｖ３の間（６Ｖ〜５Ｖの範囲）で作成される基準電圧Ｇ１６〜Ｇ２３を選択するために構成された回路部である。Ｖ２−３ブロック１１３は、ＰｃｈＭＯＳトランジスタＰ２０１〜Ｐ２１８により構成されている。ＰｃｈＭＯＳトランジスタＰ２０１〜Ｐ２１８は、耐圧５Ｖのロジックトランジスタである。

Ｖ３−４ブロック１１４は、参照電圧Ｖ３から参照電圧Ｖ４の間（５Ｖ〜４Ｖの範囲）で作成される基準電圧Ｇ２４〜Ｇ３１を選択するために構成された回路部である。Ｖ３−４ブロック１１４は、ＰｃｈＭＯＳトランジスタＰ３０１〜Ｐ３１８により構成されている。ＰｃｈＭＯＳトランジスタＰ３０１〜Ｐ３１８は、耐圧５Ｖのロジックトランジスタである。

Ｖ４−５ブロック１１５は、参照電圧Ｖ４から参照電圧Ｖ５の間（４Ｖ〜３Ｖの範囲）で作成される基準電圧Ｇ３２〜Ｇ３９を選択するために構成された回路部である。Ｖ４−５ブロック１１５は、ＮｃｈＭＯＳトランジスタＮ４０１〜Ｎ４１８により構成されている。ＮｃｈＭＯＳトランジスタＮ４０１〜Ｎ４１８は、耐圧５Ｖのロジックトランジスタである。

Ｖ５−６ブロック１１６は、参照電圧Ｖ５から参照電圧Ｖ６の間（３Ｖ〜２Ｖの範囲）で作成される基準電圧Ｇ４０〜Ｇ４７を選択するために構成された回路部である。Ｖ５−６ブロック１１６は、ＮｃｈＭＯＳトランジスタＮ５０１〜Ｎ５１８により構成されている。ＮｃｈＭＯＳトランジスタＮ５０１〜Ｎ５１８は、耐圧５Ｖのロジックトランジスタである。

Ｖ６−７ブロック１１７は、参照電圧Ｖ６から参照電圧Ｖ７の間（２Ｖ〜１Ｖの範囲）で作成される基準電圧Ｇ４８〜Ｇ５５を選択するために構成された回路部である。Ｖ６−７ブロック１１７は、ＮｃｈＭＯＳトランジスタＮ６０１〜Ｎ６１８により構成されている。ＮｃｈＭＯＳトランジスタＮ６０１〜Ｎ６１８は、耐圧５Ｖのロジックトランジスタである。

Ｖ７−８ブロック１１８は、参照電圧Ｖ７から参照電圧Ｖ８の間（１Ｖ〜０Ｖの範囲）で作成される基準電圧Ｇ５６〜Ｇ６３を選択するために構成された回路部である。Ｖ７−８ブロック１１８は、ＮｃｈＭＯＳトランジスタＮ７０１〜Ｎ７１８により構成されている。ＮｃｈＭＯＳトランジスタＮ７０１〜Ｎ７１８は、耐圧５Ｖのロジックトランジスタである。

上記各ブロック１１１〜１１８では、各ＭＯＳトランジスタは、全て、基準電圧発生回路１０１側にソースが配置されるように構成されている。また、上記各ブロック１１１〜１１４に構成されている各ＰｃｈＭＯＳトランジスタのゲートには、レベル変換回路１０４から供給されるデータＤＰ（５：０）およびＮＤＰ（４：０）が与えられるようになっている。一方、上記各ブロック１１５〜１１８に構成されている各ＮｃｈＭＯＳトランジスタのゲートには、レベル変換回路１０４から供給されるデータＤＮ（５：０）およびＮＤＮ（４：０）が与えられるようになっている。

これにより、各データに応じて各ＭＯＳトランジスタのオン／オフが切り替えられることで、上記各ＭＯＳトランジスタのオン／オフ状態に従って、基準電圧Ｇ０〜Ｇ６３のうち何れか１つの基準電圧が電圧ＯＵＴとして出力される。言い換えると、上記各ブロック１１１〜１１８では、ＭＯＳトランジスタからなるスイッチ群が構成されており、各データに応じてスイッチのオン／オフを行うことにより、基準電圧Ｇ０〜Ｇ６３のうち何れか１つの基準電圧を選択している。

ここで、図６に、上記各ブロック１１１〜１１８に用いられているＰｃｈＭＯＳトランジスタ１２１およびＮｃｈＭＯＳトランジスタ１２２の断面構造を示す。

ＰｃｈＭＯＳトランジスタ１２１は、Ｖ０−１ブロック１１１、Ｖ１−２ブロック１１２、Ｖ２−３ブロック１１３、並びにＶ３−４ブロック１１４に構成されているＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８、Ｐ１０１〜Ｐ１１８、Ｐ２０１〜Ｐ２１８、並びにＰ３０１〜Ｐ３１８を示している。ＰｃｈＭＯＳトランジスタ１２１では、Ｎ−Ｗｅｌｌに参照電圧Ｖ０を与えることにより、バックゲート電位が８Ｖとなっている。

Ｖ０−１ブロック１１１、Ｖ１−２ブロック１１２、Ｖ２−３ブロック１１３、並びにＶ３−４ブロック１１４の各ＰｃｈＭＯＳトランジスタのソース・ドレインには、各ブロックに与えられる基準電圧の電圧が掛かる。すなわち、本実施例では８Ｖ〜４Ｖの電圧が掛かる。ソース・ドレイン間は、ソース・ドレインからバックゲート方向に寄生ダイオードが形成されるため、寄生ダイオードに電流が流れないように、バックゲートにはソース・ドレインに掛かる電圧以上の電圧を掛ける必要がある。それゆえ、バックゲート電位を８Ｖにしている。

ＮｃｈＭＯＳトランジスタ１２２は、Ｖ４−５ブロック１１５、Ｖ５−６ブロック１１６、Ｖ６−７ブロック１１７、並びにＶ７−８ブロック１１８に構成されているＮｃｈＭＯＳトランジスタＮ４０１〜ＮＰ４１８、Ｎ５０１〜Ｎ５１８、Ｎ６０１〜Ｎ６１８、並びにＮ７０１〜Ｎ７１８を示している。ＮｃｈＭＯＳトランジスタ１２２では、Ｎ−Ｗｅｌｌの中に形成したＰ−Ｗｅｌｌに参照電圧Ｖ８を与えることにより、バックゲート電位が０Ｖとなっている。

バックゲート電位を０Ｖにするのは、上記ＰｃｈＭＯＳトランジスタで述べたと同様に、ＮｃｈＭＯＳトランジスタのソース・ドレインとバックゲート間の寄生ダイオードに電流が流れないようにするためである。

なお、基板となるＰ−基板の電位も０Ｖであるので、参照電圧Ｖ８が０Ｖの場合は、ＮｃｈＭＯＳトランジスタ１２２を図６に示すような構造にする必要は無いが、参照電圧Ｖ８をＰ−基板の電位と異なる値（例えば１Ｖなど）に設定する場合は必要となる。

バッファ１０３は、ＤＡ変換回路１００の出力部に相当し、選択回路１０２から出力された電圧ＯＵＴを後段の構成に出力する。バッファ１０３の構成は、従来周知の構成を用いればよい。

レベル変換回路１０４は、デジタルデータＤ（５：０）の電圧レベル（信号レベル）を昇圧などにより変換するものである。本実施例では、５Ｖの信号で与えられるデジタルデータＤ（５：０）を、振幅が４Ｖ〜８Ｖの信号となるデータＤＰ（５：０）およびＮＤＰ（４：０）と、振幅が０Ｖ〜４Ｖの信号となるデータＤＮ（５：０）およびＮＤＮ（４：０）とに変換する。レベル変換回路１０４は、変換した各データを選択回路１０２に出力する。

レベル変換回路１０４の具体的な一構成例を図７に示す。レベル変換回路１０４は、図７に示す回路部１３１〜１３４が組み合わせられた構成を有している。なお、詳細ブロック１３５は、回路部１３３・１３４に示されるアナログスイッチＡＳＷ１〜ＡＳＷ４の詳細な構成を示している。

図７では、０Ｖ〜５Ｖで振幅するＤ０（デジタルデータＤ（５：０）の最下位ビット）を、４Ｖ〜８Ｖで振幅するＤＰ０およびＮＤＰ０と、０Ｖ〜４Ｖで振幅するＤＮ０およびＮＤＮ０とに変換する場合について説明するが、その他のＤＰ１〜５、ＮＤＰ１〜４、ＤＮ１〜５、ＮＤＮ１〜４においても同様に作成され得る。

レベル変換回路１０４では、供給されたデジタルデータＤ（５：０）が、まず、回路部１３１と回路部１３２とにそれぞれ入力される。

回路部１３１では、Ｄ０が、０Ｖと５Ｖとを電源とするインバータＩＮＶ１に入力される。インバータＩＮＶ１は、ソースを０ＶとするＮｃｈＭＯＳトランジスタと、ソースを５ＶとするＰｃｈＭＯＳトランジスタとにより構成されている。インバータＩＮＶ１は、Ｄ０を入力するとＤ０を反転したＮＤ０を出力する。このＮＤ０は、回路部１３２に供給される。

回路部１３２では、Ｄ０およびＮＤ０がレベルシフタＬＥＶ１に入力され、該レベルシフタＬＥＶ１から、０Ｖから８Ｖで振幅するＤ０´およびＮＤ０´が出力される。このＤ０´およびＮＤ０´は、回路部１３３と回路部１３４とにそれぞれ供給され、アナログスイッチＡＳＷ１〜ＡＳＷ４のオン／オフを切り替える制御信号となる。

なお、レベルシフタＬＥＶ１にて変換する電圧レベルは０Ｖ〜８Ｖに限るものではなく、基準電圧の電圧範囲を少なくとも含む電圧範囲であればよい（例えば、電源電圧が０〜８Ｖでも、基準電圧の電圧範囲が０．５Ｖ〜７．５Ｖであれば、電圧範囲は０．５Ｖ〜７．５Ｖでよい。）。

回路部１３３では、アナログスイッチＡＳＷ１・ＡＳＷ２、並びにインバータＩＮＶ２が構成されている。アナログスイッチＡＳＷ１・ＡＳＷ２は、詳細ブロック１３５に示されるＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとを使用したアナログスイッチである。ＮｃｈＭＯＳトランジスタのゲートに“Ｈ”レベルの信号、かつ、Ｐｃｈトランジスタのゲートの“Ｌ”レベルの信号が入力されたときにオンとなる。

アナログスイッチＡＳＷ１は、ＮｃｈＭＯＳトランジスタのゲートにＤ０´が供給され、ＰｃｈＭＯＳトランジスタのゲートにＮＤ０´が供給される。また、アナログスイッチＡＳＷ１の一方の端子には、８Ｖの電圧が与えられている。この８Ｖの電圧には、基準電圧発生回路１０１に供給される参照電圧Ｖ０、もしくは、基準電圧発生回路１０１から出力される基準電圧Ｇ０が使用される。

アナログスイッチＡＳＷ２は、ＮｃｈＭＯＳトランジスタのゲートにＮＤ０´が供給され、ＰｃｈＭＯＳトランジスタのゲートにＤ０´が供給される。また、アナログスイッチＡＳＷ２の一方の端子には、４Ｖの電圧が与えられている。この４Ｖの電圧には、基準電圧発生回路１０１に供給される参照電圧Ｖ４、もしくは、基準電圧発生回路１０１から出力される基準電圧Ｇ３２が使用される。

また、アナログスイッチＡＳＷ１の他方の端子と、アナログスイッチＡＳＷ２の他方の端子とは、インバータＩＮＶ２に共通に接続されている。これにより、Ｄ０´が“Ｈ（８Ｖ）”のとき、アナログスイッチＡＳＷ１がオン、アナログスイッチＡＳＷ２がオフとなり、８ＶのＤＰ０がインバータＩＮＶ２に出力される。一方、Ｄ０´が“Ｌ（０Ｖ）”のとき、アナログスイッチＡＳＷ１がオフ、アナログスイッチＡＳＷ２がオンとなり、４ＶのＤＰ０がインバータＩＮＶ２に出力される。このように、Ｄ０´の“Ｈ”・“Ｌ”と同様にＤＰ０も“Ｈ”・“Ｌ”が変化するとともに、ＤＰ０は４Ｖ〜８Ｖの信号となる。

インバータＩＮＶ２は、ソースを４ＶとするＮｃｈＭＯＳトランジスタと、ソースを８ＶとするＰｃｈＭＯＳトランジスタとにより構成されている。インバータＩＮＶ２は、ＤＰ０を入力するとＤＰ０を反転したＮＤＰ０を出力する。この回路部１３３にて作成された４Ｖ〜８Ｖで振幅するＤＰ０およびＮＤＰ０が、選択回路１０２に供給される。

また、回路部１３４では、アナログスイッチＡＳＷ３・ＡＳＷ４、並びにインバータＩＮＶ３が構成されている。アナログスイッチＡＳＷ３・ＡＳＷ４は、詳細ブロック１３５に示されるＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとを使用したアナログスイッチである。

アナログスイッチＡＳＷ３は、ＮｃｈＭＯＳトランジスタのゲートにＤ０´が供給され、ＰｃｈＭＯＳトランジスタのゲートにＮＤ０´が供給される。また、アナログスイッチＡＳＷ３の一方の端子には、４Ｖの電圧が与えられている。この４Ｖの電圧には、基準電圧発生回路１０１に供給される参照電圧Ｖ４、もしくは、基準電圧発生回路１０１から出力される基準電圧Ｇ３２が使用される。

アナログスイッチＡＳＷ４は、ＮｃｈＭＯＳトランジスタのゲートにＮＤ０´が供給され、ＰｃｈＭＯＳトランジスタのゲートにＤ０´が供給される。また、アナログスイッチＡＳＷ４の一方の入力には、０Ｖの電圧が与えられている。この０Ｖの電圧には、基準電圧発生回路１０１に供給される参照電圧Ｖ８、もしくは、基準電圧発生回路１０１から出力される基準電圧Ｇ６３が使用される。

また、アナログスイッチＡＳＷ３の他方の端子と、アナログスイッチＡＳＷ４の他方の端子とは、インバータＩＮＶ３に共通に接続されている。これにより、Ｄ０´が“Ｈ（８Ｖ）”のとき、アナログスイッチＡＳＷ３がオン、アナログスイッチＡＳＷ４がオフとなり、４ＶのＤＮ０がインバータＩＮＶ３に出力される。一方、Ｄ０´が“Ｌ（０Ｖ）”のとき、アナログスイッチＡＳＷ３がオフ、アナログスイッチＡＳＷ４がオンとなり、０ＶのＤＮ０がインバータＩＮＶ３に出力される。このように、Ｄ０´の“Ｈ”・“Ｌ”と同様にＤＮ０も“Ｈ”・“Ｌ”が変化するとともに、ＤＮ０は０Ｖ〜４Ｖの信号となる。

インバータＩＮＶ３は、ソースを０ＶとするＮｃｈＭＯＳトランジスタと、ソースを４ＶとするＰｃｈＭＯＳトランジスタとにより構成されている。インバータＩＮＶ３は、ＤＮ０を入力するとＤＮ０を反転したＮＤＮ０を出力する。この回路部１３４にて作成された０Ｖ〜４Ｖで振幅するＤＮ０およびＮＤＮ０が、選択回路１０２に供給される。

このようにして、レベル変換回路１０４は、０Ｖ〜５Ｖで振幅するデジタルデータＤ（５：０）を、４Ｖ〜８Ｖで振幅するデータＤＰ（５：０）およびＮＤＰ（４：０）と、０Ｖ〜４Ｖで振幅するデータＤＮ（５：０）およびＮＤＮ（４：０）とに変換している。データ情報は、データＤＰ（５：０）およびＤＮ（５：０）がデジタルデータＤ（５：０）と同極性であり、データＮＤＰ（４：０）およびＮＤＮ（４：０）がデジタルデータＤ（５：０）と逆極性である。

次に、本実施の形態のＤＡ変換回路１００の動作について説明する。

まず、外部電源（図示せず）から参照電圧Ｖ０〜Ｖ８が供給されると、基準電圧発生回路１０１は、参照電圧Ｖ０〜Ｖ８に基づいて６４階調の基準電圧Ｇ（６３：０）を作成し、選択回路１０２に出力する。なお、ＤＡ変換回路１００の動作を停止する場合を除き、参照電圧Ｖ０〜Ｖ８は供給され続けているので、基準電圧発生回路１０１は、常に、６４階調の基準電圧Ｇ（６３：０）を選択回路１０２に出力している。

一方、レベル変換回路１０４では、制御部（図示せず）などから、６ビットのデジタルデータＤ（５：０）が供給される。このデジタルデータＤ（５：０）は、図３に示すように、００Ｈ〜３ＦＨ（１６進法表示）の６４通りある。

レベル変換回路１０４に、例えば、Ｄ（５：０）＝００Ｈのデータが供給されたとする。この場合、Ｄ（５：０）＝００Ｈのデータは［００００００］となっており、レベル変換回路１０４は、これに応じた、データＤＰ（５：０）、ＮＤＰ（４：０）、ＤＮ（５：０）、およびＮＤＮ（４：０）を作成し、選択回路１０２に出力する。

選択回路１０２では、レベル変換回路１０４から供給されたＤ（５：０）＝００Ｈに従った各データにより、Ｖ０−１ブロック１１１のＰｃｈＭＯＳトランジスタＰ００１・Ｐ００９・Ｐ０１３・Ｐ０１５・Ｐ０１６・Ｐ０１７・Ｐ０１８がオンとなる。これにより、基準電圧Ｇ０〜Ｇ６３のうち基準電圧Ｇ０すなわち８Ｖの電圧が、電圧ＯＵＴとしてバッファ１０３に出力される。つまりは、Ｄ（５：０）＝００Ｈのデータに応じた電圧として、８Ｖの電圧ＯＵＴが出力されることになる。

同様の動作により、Ｄ（５：０）＝００Ｈ〜１ＦＨのデジタルデータがレベル変換回路１０４に供給される場合は、Ｖ０−１ブロック１１１、Ｖ１−２ブロック１１２、Ｖ２−３ブロック１１３、並びにＶ３−４ブロック１１４に構成されているＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８、Ｐ１０１〜Ｐ１１８、Ｐ２０１〜Ｐ２１８、並びにＰ３０１〜Ｐ３１８が、レベル変換回路１０４からのＤ（５：０）＝００Ｈ〜１ＦＨの各々に従った各データに応じてオンとなる。これにより、選択回路１０２からは、基準電圧Ｇ０〜Ｇ３１の何れかが、電圧ＯＵＴとしてバッファ１０３に出力される。

Ｄ（５：０）＝００Ｈ〜１ＦＨのデジタルデータがレベル変換回路１０４に供給されている間は、Ｖ０−１ブロック１１１、Ｖ１−２ブロック１１２、Ｖ２−３ブロック１１３、並びにＶ３−４ブロック１１４に構成されているＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８、Ｐ１０１〜Ｐ１１８、Ｐ２０１〜Ｐ２１８、並びにＰ３０１〜Ｐ３１８のソースおよびドレインにかかる電圧は、基準電圧Ｇ０〜Ｇ３１、すなわち８Ｖ〜４Ｖ（正確には４．１３Ｖであるが簡易的に４Ｖと表現する）である。また、上記ＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８、Ｐ１０１〜Ｐ１１８、Ｐ２０１〜Ｐ２１８、並びにＰ３０１〜Ｐ３１８のゲートに与えられる電圧は４Ｖ〜８Ｖである。よって、ゲート・ソース間電圧およびゲート・ドレイン間電圧は常に４Ｖ以下であり、ＰｃｈＭＯＳトランジスタＰ００１〜Ｐ０１８、Ｐ１０１〜Ｐ１１８、Ｐ２０１〜Ｐ２１８、並びにＰ３０１〜Ｐ３１８の耐圧（５Ｖ）を超えることは無い。

また、Ｄ（５：０）＝２０Ｈ〜３ＦＨのデータがレベル変換回路１０４に供給される場合は、Ｖ４−５ブロック１１５、Ｖ５−６ブロック１１６、Ｖ６−７ブロック１１７、並びにＶ７−８ブロック１１８に構成されているＮｃｈＭＯＳトランジスタＮ４０１〜Ｎ４１８、Ｎ５０１〜Ｎ５１８、Ｎ６０１〜Ｎ６１８、並びにＮ７０１〜Ｎ７１８が、レベル変換回路１０４からのＤ（５：０）＝２０Ｈ〜３ＦＨの各々に従った各データに応じてオンとなる。これにより、選択回路１０２からは、基準電圧Ｇ３２〜Ｇ６３の何れかが、電圧ＯＵＴとしてバッファ１０３に出力される。

Ｄ（５：０）＝２０Ｈ〜３ＦＨのデジタルデータがレベル変換回路１０４に供給されている間は、Ｖ４−５ブロック１１５、Ｖ５−６ブロック１１６、Ｖ６−７ブロック１１７、並びにＶ７−８ブロック１１８構成されているＮｃｈＭＯＳトランジスタＮ４０１〜Ｎ４１８、Ｎ５０１〜Ｎ５１８、Ｎ６０１〜Ｎ６１８、並びにＮ７０１〜Ｎ７１８のソースおよびドレインにかかる電圧は、基準電圧Ｇ３２〜Ｇ６３、すなわち４Ｖ〜０Ｖ（正確には０．１３Ｖであるが簡易的に０Ｖと表現する）である。また、上記ＮｃｈＭＯＳトランジスタＮ４０１〜Ｎ４１８、Ｎ５０１〜Ｎ５１８、Ｎ６０１〜Ｎ６１８、並びにＮ７０１〜Ｎ７１８のゲートに与えられる電圧は０Ｖ〜４Ｖである。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は常に４Ｖ以下であり、ＮｃｈＭＯＳトランジスタＮ４０１〜Ｎ４１８、Ｎ５０１〜Ｎ５１８、Ｎ６０１〜Ｎ６１８、並びにＮ７０１〜Ｎ７１８の耐圧（５Ｖ）を超えることは無い。

したがって、ＤＡ変換回路１００では、選択回路１０２が各ブロック１１１〜１１８に区分けされており、レベル変換回路１０４が、各ブロック１１１〜１１８が選択する基準電圧の範囲に応じて電圧レベルを変換したデータＤＰ（５：０）、ＮＤＰ（４：０）、ＤＮ（５：０）、およびＮＤＮ（４：０）を上記各ブロック１１１〜１１８にそれぞれ供給することによって、上記各ＭＯＳトランジスタのソース、ドレイン、およびゲートには、ＭＯＳトランジスタの耐圧を超えないように電圧を与えることが可能となっている。

これにより、基準電圧Ｇ（６３：０）の電圧範囲（０Ｖ〜８Ｖ）がロジックトランジスタの耐圧（５Ｖ）より広くても、８Ｖを満足する耐圧のＭＯＳトランジスタを必ずしも構成する必要が無くなり、ロジックトランジスタにより選択回路１０２を構成することが可能となる。よって、チップサイズを縮小できるので、ＤＡ変換回路１００の回路規模を縮小化し、かつコストダウンを行うことが可能となる。

ここで、上述したＤＡ変換回路１００では、選択回路１０２において、出力端子につながる、例えばＰｃｈＭＯＳトランジスタＰ０１８には、ゲートを共通とするＰｃｈＭＯＳトランジスタＰ０１７が接続されている。これは、ＰｃｈＭＯＳトランジスタＰ０１８が１個の場合（ゲートを共通とするＰｃｈＭＯＳトランジスタＰ０１７が接続されていない場合）、ソース・ドレイン間電圧が耐圧を超える場合が発生するためである。

例えば、Ｄ（５：０）＝２０Ｈの場合、４Ｖの電圧ＯＵＴが出力される。このとき、Ｖ０−１ブロック１１１では、ＰｃｈＭＯＳトランジスタＰ００１・Ｐ００９・Ｐ０１３・Ｐ０１５・Ｐ０１６がオンしているため、ＰｃｈＭＯＳトランジスタＰ０１７・Ｐ０１８の両端の電圧は８Ｖと４Ｖになる。

このとき、本回路例では参照電圧Ｖ０が８Ｖであるので、ＰｃｈＭＯＳトランジスタＰ０１７，Ｐ０１８の両端の電圧は４Ｖであり、ＰｃｈＭＯＳトランジスタＰ０１７，Ｐ０１８のように分割する必要は無い。しかしながら、参照電圧Ｖ０が例えば１６Ｖになった場合は、Ｄ（５：０）＝２０Ｈのときの出力は８Ｖで、ＰｃｈＭＯＳトランジスタＰ０１７，Ｐ０１８の両端の電圧は８Ｖになる。１個のトランジスタで構成した場合、ソース・ドレイン間電圧が８Ｖとなるため、耐圧５Ｖを超えてしまい、動作の保障がなくなる。また、絶対最大定格を超えた場合は破壊に至る可能性もある。本回路では、基準電圧発生回路１０１の電圧範囲が高くなった場合も考慮して構成されている。

ＰｃｈＭＯＳトランジスタを２個にした場合、両端からかかる電圧が分圧され、各々のＰｃｈＭＯＳトランジスタのソース・ドレイン間電圧が４Ｖとなり、耐圧以下にすることが可能となる。これにより、選択回路１０２では、出力端子につながるＰｃｈＭＯＳトランジスタＰ０１８・Ｐ１１８・Ｐ２１８・Ｐ３１８、並びにＮｃｈＭＯＳトランジスタＮ４１８・Ｎ５１８・Ｎ６１８・Ｎ７１８には、ゲートを共通とするＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタをそれぞれ接続している。

このように分圧を行うことによって、各ＭＯＳトランジスタのソース・ドレイン間電圧が耐圧を越えることを防止し、誤動作を回避している。なお、２個のトランジスタを設けても耐圧を超える場合は、トランジスタの数を増やして分割数を増やせばよい。

〔実施の形態２〕
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

図８は、本実施の形態のＤＡ変換回路２００の一構成例を示すブロック図である。

本実施の形態のＤＡ変換回路２００は、０Ｖ〜１６Ｖで与えられる参照電圧を６４分割し、６４通りの基準電圧Ｇ（６３：０）から、５Ｖの信号で与えられる６ビットのデジタルデータＤ（５：０）に対応する電圧を出力するものである。ＤＡ変換回路２００は、図８に示すように、基準電圧発生回路１０１、選択回路２０２、バッファ１０３、およびレベル変換回路２０４を備えている。

基準電圧発生回路１０１は、作成した基準電圧Ｇ（６３：０）を選択回路２０２に出力する。なお、本実施例では、参照電圧Ｖ０には１６Ｖが、参照電圧Ｖ８には０Ｖが与えられ、中間電圧の参照電圧Ｖ１〜Ｖ７にはそれぞれ、１４Ｖ，１２Ｖ，１０Ｖ，８Ｖ，６Ｖ，４Ｖ，２Ｖが与えられる。６４階調の基準電圧Ｇ（６３：０）における各電圧の算出式および値を図９に示す。

選択回路２０２は、デジタルデータＤ（５：０）に基づいて、基準電圧発生回路１０１で作成された６４階調の基準電圧Ｇ（６３：０）から１つの電圧ＯＵＴを選択するものである。なお、デジタルデータＤ（５：０）は、電圧レベルが変換されたデータＤＡ（２：０）、ＮＤＡ（２：０）、ＤＢ（２：０）、ＮＤＢ（２：０）、ＤＣ（２：０）、ＮＤＣ（２：０）、ＤＤ（２：０）、ＮＤＤ（２：０）、ＤＥ（２：０）、ＮＤＥ（２：０）、ＤＦ（２：０），ＮＤＦ（２：０）、ＤＧ（２：０）、ＮＤＧ（２：０）、ＤＨ（２：０）、ＮＤＨ（２：０）、ＤＵ（５：３）、およびＮＤＵ（４：３）として、レベル変換回路２０４から供給される。選択回路２０２は、選択した電圧ＯＵＴをバッファ１０３に出力する。

選択回路２０２の具体的な一構成例を図１０および図１１に示す。なお、図面のサイズの都合上、選択回路２０２は、図１０および図１１に分割して図示している。

図１０および図１１に示すように、選択回路２０２は、Ｖ０−１ブロック２１１、Ｖ１−２ブロック２１２、Ｖ２−３ブロック２１３、Ｖ３−４ブロック２１４、Ｖ４−５ブロック２１５、Ｖ５−６ブロック２１６、Ｖ６−７ブロック２１７、およびＶ７−８ブロック２１８が、並列に接続された構成を有している。すなわち、所定の範囲の基準電圧Ｇ（６３：０）を選択するように各ブロック２１１〜２１８が区分されており、各ブロック２１１〜２１８の出力が１つにまとめられて、選択回路２０２の出力端子となっている。

Ｖ０−１ブロック２１１は、参照電圧Ｖ０から参照電圧Ｖ１の間（１６Ｖ〜１４Ｖの範囲）で作成される基準電圧Ｇ０〜Ｇ７を選択するために構成された回路部である。Ｖ０−１ブロック２１１は、耐圧３ＶのロジックトランジスタであるＰｃｈＭＯＳトランジスタＰ０２１〜Ｐ０３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＰｃｈＭＯＳトランジスタＰ０３５〜Ｐ０３７とにより構成されている。ＰｃｈＭＯＳトランジスタＰ０２１〜Ｐ０３４のゲートには、レベル変換回路１０４から供給されるデータＤＡ（２：０）およびＮＤＡ（２：０）が与えられる。ＰｃｈＭＯＳトランジスタＰ０３５〜Ｐ０３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ１−２ブロック２１２は、参照電圧Ｖ１から参照電圧Ｖ２の間（１４Ｖ〜１２Ｖの範囲）で作成される基準電圧Ｇ８〜Ｇ１５を選択するために構成された回路部である。Ｖ１−２ブロック２１２は、耐圧３ＶのロジックトランジスタであるＰｃｈＭＯＳトランジスタＰ１２１〜Ｐ１３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＰｃｈＭＯＳトランジスタＰ１３５〜Ｐ１３７とにより構成されている。ＰｃｈＭＯＳトランジスタＰ１２１〜Ｐ１３４のゲートには、レベル変換回路１０４から供給されるデータＤＢ（２：０）およびＮＤＢ（２：０）が与えられる。ＰｃｈＭＯＳトランジスタＰ１３５〜Ｐ１３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ２−３ブロック２１３は、参照電圧Ｖ２から参照電圧Ｖ３の間（１２Ｖ〜１０Ｖの範囲）で作成される基準電圧Ｇ１６〜Ｇ２３を選択するために構成された回路部である。Ｖ２−３ブロック２１３は、耐圧３ＶのロジックトランジスタであるＰｃｈＭＯＳトランジスタＰ２２１〜Ｐ２３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＰｃｈＭＯＳトランジスタＰ２３５〜Ｐ２３７とにより構成されている。ＰｃｈＭＯＳトランジスタＰ２２１〜Ｐ２３４のゲートには、レベル変換回路１０４から供給されるデータＤＣ（２：０）およびＮＤＣ（２：０）が与えられる。ＰｃｈＭＯＳトランジスタＰ２３５〜Ｐ２３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ３−４ブロック２１４は、参照電圧Ｖ３から参照電圧Ｖ４の間（１０Ｖ〜８Ｖの範囲）で作成される基準電圧Ｇ２４〜Ｇ３１を選択するために構成された回路部である。Ｖ３−４ブロック２１４は、耐圧３ＶのロジックトランジスタであるＰｃｈＭＯＳトランジスタＰ３２１〜Ｐ３３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＰｃｈＭＯＳトランジスタＰ３３５〜Ｐ３３７とにより構成されている。ＰｃｈＭＯＳトランジスタＰ３２１〜Ｐ３３４のゲートには、レベル変換回路１０４から供給されるデータＤＤ（２：０）およびＮＤＤ（２：０）が与えられる。ＰｃｈＭＯＳトランジスタＰ３３５〜Ｐ３３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ４−５ブロック２１５は、参照電圧Ｖ４から参照電圧Ｖ５の間（８Ｖ〜６Ｖの範囲）で作成される基準電圧Ｇ３２〜Ｇ３９を選択するために構成された回路部である。Ｖ４−５ブロック２１５は、耐圧３ＶのロジックトランジスタであるＮｃｈＭＯＳトランジスタＮ４２１〜Ｎ４３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＮｃｈＭＯＳトランジスタＮ４３５〜Ｎ４３７とにより構成されている。ＮｃｈＭＯＳトランジスタＮ４２１〜Ｎ４３４のゲートには、レベル変換回路１０４から供給されるデータＤＥ（２：０）およびＮＤＥ（２：０）が与えられる。ＮｃｈＭＯＳトランジスタＮ４３５〜Ｎ４３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ５−６ブロック２１６は、参照電圧Ｖ５から参照電圧Ｖ６の間（６Ｖ〜４Ｖの範囲）で作成される基準電圧Ｇ４０〜Ｇ４７を選択するために構成された回路部である。Ｖ５−６ブロック２１６は、耐圧３ＶのロジックトランジスタであるＮｃｈＭＯＳトランジスタＮ５２１〜Ｎ５３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＮｃｈＭＯＳトランジスタＮ５３５〜Ｎ５３７とにより構成されている。ＮｃｈＭＯＳトランジスタＮ５２１〜Ｎ５３４のゲートには、レベル変換回路１０４から供給されるデータＤＦ（２：０）およびＮＤＦ（２：０）が与えられる。ＮｃｈＭＯＳトランジスタＮ５３５〜Ｎ５３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ６−７ブロック２１７は、参照電圧Ｖ６から参照電圧Ｖ７の間（４Ｖ〜２Ｖの範囲）で作成される基準電圧Ｇ４８〜Ｇ５５を選択するために構成された回路部である。Ｖ６−７ブロック２１７は、耐圧３ＶのロジックトランジスタであるＮｃｈＭＯＳトランジスタＮ６２１〜Ｎ６３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＮｃｈＭＯＳトランジスタＮ６３５〜Ｎ６３７とにより構成されている。ＮｃｈＭＯＳトランジスタＮ６２１〜Ｎ６３４のゲートには、レベル変換回路１０４から供給されるデータＤＧ（２：０）およびＮＤＧ（２：０）が与えられる。ＮｃｈＭＯＳトランジスタＮ６３５〜Ｎ６３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

Ｖ７−８ブロック２１８は、参照電圧Ｖ７から参照電圧Ｖ８の間（２Ｖ〜０Ｖの範囲）で作成される基準電圧Ｇ５６〜Ｇ６３を選択するために構成された回路部である。Ｖ７−８ブロック２１８は、耐圧３ＶのロジックトランジスタであるＮｃｈＭＯＳトランジスタＮ７２１〜Ｎ７３４と、耐圧が１６Ｖ以上の中耐圧トランジスタであるＮｃｈＭＯＳトランジスタＮ７３５〜Ｎ７３７とにより構成されている。ＮｃｈＭＯＳトランジスタＮ７２１〜Ｎ７３４のゲートには、レベル変換回路１０４から供給されるデータＤＨ（２：０）およびＮＤＨ（２：０）が与えられる。ＮｃｈＭＯＳトランジスタＮ７３５〜Ｎ７３７のゲートには、レベル変換回路１０４から供給されるデータＤＵ（５：３）およびＮＤＵ（４：３）が与えられる。

上記各ブロック２１１〜２１８では、各ＭＯＳトランジスタは、全て、基準電圧発生回路１０１側にソースが配置されるように構成されている。

これにより、デジタルデータに応じて各ＭＯＳトランジスタのオン／オフが切り替えられることで、上記各ＭＯＳトランジスタのオン／オフ状態に従って、基準電圧Ｇ０〜Ｇ６３のうち何れか１つの基準電圧が電圧ＯＵＴとして出力される。言い換えると、上記各ブロック２１１〜２１８では、ＭＯＳトランジスタからなるスイッチ群が構成されており、各データに応じてスイッチのオン／オフを行うことにより、基準電圧Ｇ０〜Ｇ６３のうち何れか１つの基準電圧を選択している。

ここで、図１２に、上記各ブロック２１１〜２１８に用いられている耐圧３ＶのＰｃｈＭＯＳトランジスタ２２１〜２２４、並びにＮｃｈＭＯＳトランジスタ２２５〜２２８の断面構造を示す。

ＰｃｈＭＯＳトランジスタ２２１は、Ｖ０−１ブロック２１１に構成されているＰｃｈＭＯＳトランジスタＰ０２１〜Ｐ０３４を示している。ＰｃｈＭＯＳトランジスタ２２１では、Ｎ−Ｗｅｌｌに参照電圧Ｖ０を与えることにより、バックゲート電位が１６Ｖとなっている。

ＰｃｈＭＯＳトランジスタ２２２は、Ｖ１−２ブロック２１２に構成されているＰｃｈＭＯＳトランジスタＰ１２１〜Ｐ１３４を示している。ＰｃｈＭＯＳトランジスタ２２２では、Ｎ−Ｗｅｌｌに参照電圧Ｖ１を与えることにより、バックゲート電位が１４Ｖとなっている。

なお、バックゲート電位に、前記実施の形態１のように参照電圧Ｖ０を使用して１６Ｖを与えても、寄生ダイオードに電流は流れないため問題はない。しかしながら、Ｖ１−２ブロック２１２には参照電圧Ｖ０が直接与えられていないため、該ブロックに与えられる参照電圧の中で一番電圧の高い参照電圧Ｖ１を使用することが、配置において有利である。以下の他のブロックも同様である。

ＰｃｈＭＯＳトランジスタ２２３は、Ｖ２−３ブロック２１３に構成されているＰｃｈＭＯＳトランジスタＰ２２１〜Ｐ２３４を示している。ＰｃｈＭＯＳトランジスタ２２３では、Ｎ−Ｗｅｌｌに参照電圧Ｖ２を与えることにより、バックゲート電位が１２Ｖとなっている。

ＰｃｈＭＯＳトランジスタ２２４は、Ｖ３−４ブロック２１４に構成されているＰｃｈＭＯＳトランジスタＰ３２１〜Ｐ３３４を示している。ＰｃｈＭＯＳトランジスタ２２４では、Ｎ−Ｗｅｌｌに参照電圧Ｖ３を与えることにより、バックゲート電位が１０Ｖとなっている。

ＮｃｈＭＯＳトランジスタ２２５は、Ｖ４−５ブロック２１５に構成されているＮｃｈＭＯＳトランジスタＮ４２１〜Ｎ４３４を示している。ＮｃｈＭＯＳトランジスタ２２５では、Ｎ−Ｗｅｌｌの中に形成したＰ−Ｗｅｌｌに参照電圧Ｖ５を与えることにより、バックゲート電位が６Ｖとなっている。

ＮｃｈＭＯＳトランジスタ２２６は、Ｖ５−６ブロック２１６に構成されているＮｃｈＭＯＳトランジスタＮ５２１〜Ｎ５３４を示している。ＮｃｈＭＯＳトランジスタ２２６では、Ｎ−Ｗｅｌｌの中に形成したＰ−Ｗｅｌｌに参照電圧Ｖ６を与えることにより、バックゲート電位が４Ｖとなっている。

ＮｃｈＭＯＳトランジスタ２２７は、Ｖ６−７ブロック２１７に構成されているＮｃｈＭＯＳトランジスタＮ６２１〜Ｎ６３４を示している。ＮｃｈＭＯＳトランジスタ２２７では、Ｎ−Ｗｅｌｌの中に形成したＰ−Ｗｅｌｌに参照電圧Ｖ７を与えることにより、バックゲート電位が２Ｖとなっている。

ＮｃｈＭＯＳトランジスタ２２８は、Ｖ７−８ブロック２１８に構成されているＮｃｈＭＯＳトランジスタＮ７２１〜Ｎ７３４を示している。ＮｃｈＭＯＳトランジスタ２２８では、Ｎ−Ｗｅｌｌの中に形成したＰ−Ｗｅｌｌに参照電圧Ｖ８を与えることにより、バックゲート電位が０Ｖとなっている。

また、図１３に、上記各ブロック２１１〜２１８に用いられている耐圧１６Ｖ以上のＰｃｈＭＯＳトランジスタ２３１およびＮｃｈＭＯＳトランジスタ２３２の断面構造を示す。

ＰｃｈＭＯＳトランジスタ２３１は、Ｖ０−１ブロック２１１、Ｖ１−２ブロック２１２、Ｖ２−３ブロック２１３、並びにＶ３−４ブロック２１４に構成されているＰｃｈＭＯＳトランジスタＰ０３５〜Ｐ０３７、Ｐ１３５〜Ｐ１３７、Ｐ２３５〜Ｐ２３７、並びにＰ３３５〜Ｐ３３７を示している。ＰｃｈＭＯＳトランジスタ２３１では、Ｎ−ＷｅｌｌにＶＨ（ＶＨは、参照電圧Ｖ０以上の電圧、例えば１６Ｖ）を与えることにより、バックゲートがＶＨとなっている。

ＮｃｈＭＯＳトランジスタ２３２は、Ｖ４−５ブロック２１５、Ｖ５−６ブロック２１６、Ｖ６−７ブロック２１７、並びにＶ７−８ブロック２１８に構成されているＮｃｈＭＯＳトランジスタＮ４３５〜Ｎ４３７、Ｎ５３５〜Ｎ５３７、Ｎ６３５〜Ｎ６３７、並びにＮ７３５〜Ｎ７３７を示している。ＮｃｈＭＯＳトランジスタ２３２では、バックゲートが基板電位ＶＬ（ＶＬは、通常０ＶのＧＮＤ電位である）となっている。

レベル変換回路２０４は、デジタルデータＤ（５：０）の電圧レベルを昇圧などにより変換するものである。本実施例では、３Ｖの信号で与えられるデジタルデータＤ（５：０）を、
振幅が１４Ｖ〜１６Ｖの信号となるデータＤＡ（２：０）およびＮＤＡ（２：０）と、
振幅が１２Ｖ〜１４Ｖの信号となるデータＤＢ（２：０）およびＮＤＢ（２：０）と、
振幅が１０Ｖ〜１２Ｖの信号となるデータＤＣ（２：０）およびＮＤＣ（２：０）と、
振幅が８Ｖ〜１０Ｖの信号となるデータＤＤ（２：０）およびＮＤＤ（２：０）と、
振幅が６Ｖ〜８Ｖの信号となるデータＤＥ（２：０）およびＮＤＥ（２：０）と、
振幅が４Ｖ〜６Ｖの信号となるデータＤＦ（２：０）およびＮＤＦ（２：０）と、
振幅が２Ｖ〜４Ｖの信号となるデータＤＧ（２：０）およびＮＤＧ（２：０）と、
振幅が０Ｖ〜２Ｖの信号となるデータＤＨ（２：０）およびＮＤＨ（２：０）と、
振幅が０Ｖ〜１６Ｖの信号となるデータＤＵ（５：３）およびＮＤＵ（４：３）と、
に変換する。レベル変換回路１０４は、変換した各データを選択回路２０２に出力する。

なお、レベル変換回路２０４は、図７に示したようなレベル変換回路１０４を構成する回路部１３１〜１３４を、供給電圧を適宜変更しながら組み合わせることにより構成することができ、レベル変換回路２０４の変換動作は、上述したレベル変換回路２０４の変換動作と基本的に同じである。

データ情報は、データＤＡ（２：０）、ＤＢ（２：０）、ＤＣ（２：０）、ＤＤ（２：０）、ＤＥ（２：０）、ＤＦ（２：０）、ＤＧ（２：０）、ＤＦ（２：０）、およびＤＵ（５：３）が、デジタルデータＤ（５：０）と同極性である。また、データＮＤＡ（２：０）、ＮＤＢ（２：０）、ＮＤＣ（２：０）、ＮＤＤ（２：０）、ＮＤＥ（２：０）、ＮＤＦ（２：０）、ＮＤＧ（２：０）、ＮＤＦ（２：０）、およびＮＤＵ（４：３）が、デジタルデータＤ（５：０）と逆極性である。

上記構成を有するＤＡ変換回路２００は、前記実施の形態１で述べたＤＡ変換回路１００の動作と同様に動作する。ＤＡ変換回路２００の注目すべき点は、選択回路２０２において、デジタルデータＤ（５：０）の下位３ビットに対応するデータが供給される部分の回路が、耐圧３Ｖのロジックトランジスタで構成することが可能な点である。

つまりは、Ｖ０−１ブロック２１１では、基準電圧Ｇ０〜Ｇ７、すなわち１６Ｖ〜１４．２５Ｖの電圧が入力される。また、Ｖ０−１ブロック２１１に供給される下位３ビットデータＤＡ（２：０）およびＮＤＡ（２：０）は、１４Ｖ〜１６Ｖの信号である。さらには、ＰｃｈＭＯＳトランジスタＰ０２１〜Ｐ０３４のバックゲートの電圧は１６Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＰｃｈＭＯＳトランジスタＰ０２１〜Ｐ０３４の耐圧（３Ｖ）を超えることは無い。

Ｖ１−２ブロック２１２では、基準電圧Ｇ８〜Ｇ１５、すなわち１４Ｖ〜１２．２５Ｖの電圧が入力される。また、Ｖ１−２ブロック２１２に供給される下位３ビットデータＤＢ（２：０）およびＮＤＢ（２：０）は、１２Ｖ〜１４Ｖの信号である。さらには、ＰｃｈＭＯＳトランジスタＰ１２１〜Ｐ１３４のバックゲートの電圧は１４Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＰｃｈＭＯＳトランジスタＰ１２１〜Ｐ１３４の耐圧（３Ｖ）を超えることは無い。

Ｖ２−３ブロック２１３では、基準電圧Ｇ１６〜Ｇ２３、すなわち１２Ｖ〜１０．２５Ｖの電圧が入力される。また、Ｖ２−３ブロック２１３に供給される下位３ビットデータＤＣ（２：０）およびＮＤＣ（２：０）は、１０Ｖ〜１２Ｖの信号である。さらには、ＰｃｈＭＯＳトランジスタＰ２２１〜Ｐ２３４のバックゲートの電圧は１２Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＰｃｈＭＯＳトランジスタＰ２２１〜Ｐ２３４の耐圧（３Ｖ）を超えることは無い。

Ｖ３−４ブロック２１４では、基準電圧Ｇ２４〜Ｇ３１、すなわち１０Ｖ〜８．２５Ｖの電圧が入力される。また、Ｖ３−４ブロック２１４に供給される下位３ビットデータＤＤ（２：０）およびＮＤＤ（２：０）は、８Ｖ〜１０Ｖの信号である。さらには、ＰｃｈＭＯＳトランジスタＰ３２１〜Ｐ３３４のバックゲートの電圧は１０Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＰｃｈＭＯＳトランジスタＰ３２１〜Ｐ３３４の耐圧（３Ｖ）を超えることは無い。

Ｖ４−５ブロック２１５では、基準電圧Ｇ３２〜Ｇ３９、すなわち８Ｖ〜６．２５Ｖの電圧が入力される。また、Ｖ４−５ブロック２１５に供給される下位３ビットデータＤＥ（２：０）およびＮＤＥ（２：０）は、６Ｖ〜８Ｖの信号である。さらには、ＮｃｈＭＯＳトランジスタＮ４２１〜Ｎ４３４のバックゲートの電圧は６Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＮｃｈＭＯＳトランジスタＮ４２１〜Ｎ４３４の耐圧（３Ｖ）を超えることは無い。

Ｖ５−６ブロック２１６では、基準電圧Ｇ４０〜Ｇ４７、すなわち６Ｖ〜４．２５Ｖの電圧が入力される。また、Ｖ５−６ブロック２１６に供給される下位３ビットデータＤＦ（２：０）およびＮＤＦ（２：０）は、４Ｖ〜６Ｖの信号である。さらには、ＮｃｈＭＯＳトランジスタＮ５２１〜Ｎ５３４のバックゲートの電圧は４Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＮｃｈＭＯＳトランジスタＮ５２１〜Ｎ５３４の耐圧（３Ｖ）を超えることは無い。

Ｖ６−７ブロック２１７では、基準電圧Ｇ４８〜Ｇ５５、すなわち４Ｖ〜２．２５Ｖの電圧が入力される。また、Ｖ６−７ブロック２１７に供給される下位３ビットデータＤＧ（２：０）およびＮＤＧ（２：０）は、２Ｖ〜４Ｖの信号である。さらには、ＮｃｈＭＯＳトランジスタＮ６２１〜Ｎ６３４のバックゲートの電圧は２Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＮｃｈＭＯＳトランジスタＮ６２１〜Ｎ６３４の耐圧（３Ｖ）を超えることは無い。

Ｖ７−８ブロック２１８では、基準電圧Ｇ５６〜Ｇ６３、すなわち２Ｖ〜０．２５Ｖの電圧が入力される。また、Ｖ７−８ブロック２１８に供給される下位３ビットデータＤＨ（２：０）およびＮＤＨ（２：０）は、０Ｖ〜２Ｖの信号である。さらには、ＮｃｈＭＯＳトランジスタＮ７２１〜Ｎ７３４のバックゲートの電圧は０Ｖとなっている。よって、ゲート・ソース間電圧、およびゲート・ドレイン間電圧は、常に２Ｖ以下であり、ＮｃｈＭＯＳトランジスタＮ７２１〜Ｎ７３４の耐圧（３Ｖ）を超えることは無い。

したがって、ＤＡ変換回路２００では、選択回路２０２が各ブロック２１１〜２１８に区分けされており、レベル変換回路２０４が、各ブロック２１１〜２１８が選択する基準電圧の範囲に応じて電圧レベルを変換したデータＤＡ（２：０）、ＮＤＡ（２：０）、ＤＢ（２：０）、ＮＤＢ（２：０）、ＤＣ（２：０）、ＮＤＣ（２：０）、ＤＤ（２：０）、ＮＤＤ（２：０）、ＤＥ（２：０）、ＮＤＥ（２：０）、ＤＦ（２：０），ＮＤＦ（２：０）、ＤＧ（２：０）、ＮＤＧ（２：０）、ＤＨ（２：０）、およびＮＤＨ（２：０）を上記各ブロック２１１〜２１８にそれぞれ供給することによって、上記各データが与えられる各ＭＯＳトランジスタのソース、ドレイン、およびゲートには、ＭＯＳトランジスタの耐圧を超えないように電圧を与えることが可能となっている。

これにより、ＤＡ変換回路２００では、基準電圧Ｇ（６３：０）の電圧範囲（０Ｖ〜１６Ｖ）がロジックトランジスタの耐圧（３Ｖ）より広くても、１６Ｖを満足する耐圧のＭＯＳトランジスタを必ずしも構成する必要が無くなり、データ下位３ビットが選択する部分の回路はロジックトランジスタを用いて選択回路２０２を構成することが可能となる。よって、チップサイズを縮小できるので、ＤＡ変換回路２００の回路規模を縮小化し、かつコストダウンを行うことが可能となる。

但し、ＤＡ変換回路２００では、デジタルデータＤ（５：０）の上位３ビットに対応するデータＤＵ（５：３）およびＮＤＵ（４：３）が供給される部分の回路は、１６Ｖ以上の耐圧のある中耐圧トランジスタで構成している。

例えば、Ｄ（５：０）＝００Ｈの場合、１６Ｖの電圧ＯＵＴが出力される。このとき、Ｖ２−３ブロック２１３では、ＰｃｈＭＯＳトランジスタＰ２２１・Ｐ２２９・Ｐ２３３・Ｐ２３５・Ｐ２３７がオンするため、オフ状態のＰｃｈＭＯＳトランジスタＰ２３６のソース・ドレインには基準電圧Ｇ１６の電位と電圧ＯＵＴの電位とが与えられることになる。基準電圧Ｇ１６は１２Ｖであり、電圧ＯＵＴは１６Ｖであるので、ソース・ドレイン間電圧は４Ｖとなり、耐圧３Ｖを超えてしまう。

またこのとき、Ｖ４−５ブロック２１５では、ＮｃｈＭＯＳトランジスタＮ４２１・Ｎ４２９・Ｎ４３３・Ｎ４３５・Ｎ４３６がオンするため、オフ状態のＮｃｈＭＯＳトランジスタＮ４３７の両端には基準電圧Ｇ３２の電位と電圧ＯＵＴの電位とが与えられることになる。基準電圧Ｇ３２は８Ｖであり、電圧ＯＵＴは１６Ｖであるので、ソース・ドレイン間電圧は８Ｖとなり、耐圧３Ｖを超えてしまう。

このように、データ上位３ビットで選択される回路の各ＭＯＳトランジスタは、ロジックトランジスタの耐圧を超える電圧がかかる場合がある。このため、選択回路２０２では、データ上位３ビットが選択する部分の回路は１６Ｖ以上の耐圧のある中耐圧トランジスタで構成している。中耐圧トランジスタはロジックトランジスタと比べトランジスタサイズを大きくする必要があり、チップサイズが大きくなるが、選択回路２０２では、スイッチ群を構成する大半のＭＯＳトランジスタをロジックトランジスタを用いて構成しているので、トータルとして回路規模を縮小することが可能となっている。

つまりは、選択回路２０２では、出力端子に現れる電圧によっては、出力端子側に位置するＭＯＳトランジスタのソース・ドレイン間電圧が耐圧を越えてしまう場合が発生するが、少なくとも各基準電圧が１番目に入力される各ＭＯＳトランジスタのソース、ドレイン、およびゲートには、ＭＯＳトランジスタの耐圧を超えないように電圧を与えることが可能であるので、ロジックトランジスタを用いて回路を縮小化することが可能となっている。

〔実施の形態３〕
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１，２と同じである。また、説明の便宜上、前記の実施の形態１，２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

本実施例では、前記実施の形態１のＤＡ変換回路１００を、図１８に示したようなソースドライバ９００に使用する場合について説明する。なお、ＤＡ変換回路１００に限らず、前記実施の形態２のＤＡ変換回路２００を使用してもよいし、他の一般的なソースドライバに適用することもできる。

図１４は、本実施の形態のソースドライバに構成されるＤＡ変換回路１００ａの一構成例を示すブロック図である。なお、図１に示すようにＤＡ変換回路１００はバッファ１０３を構成していたが、バッファ１０３はソースドライバの出力回路９０７に対応するので、図１４ではバッファ１０３は記載していない。

本実施の形態のソースドライバ（表示用駆動装置）は、図１８に示した入力ラッチ回路９０１、シフトレジスタ回路９０２、サンプリングメモリ回路９０３、ホールドメモリ回路９０４（取得手段）、および出力回路９０７（出力手段）と、図１４に示すＤＡ変換回路１００ａ（ＤＡ変換手段）および反転回路３０１（反転手段）とを備えている。

本実施の形態のソースドライバでは、液晶パネルのソースラインを交流化駆動するために、図１７に示した共通電極交流駆動が行われる。共通電極交流駆動は、例えば、コントローラ（図示せず）から出力される交流化を行うタイミングを示す信号（交流化信号ＲＥＶ）に基づいて行う。

ＤＡ変換回路１００ａは、図１４に示すように、基準電圧発生回路１０１Ａ・１０１Ｂ、選択回路１０２、レベル変換回路１０４、アナログスイッチＡＳＷ１０〜ＡＳＷ１８、アナログスイッチＡＳＷ２０〜ＡＳＷ２８、並びに、アナログスイッチＡＳＷ３０・ＡＳＷ３１を備えている。

基準電圧発生回路１０１Ａ・１０１Ｂは、基準電圧発生回路１０１と同一の構成および機能を有するものである。但し、基準電圧発生回路１０１Ａには、アナログスイッチＡＳＷ１０〜ＡＳＷ１８がそれぞれ設けられている各経路から、参照電圧Ｖ０〜Ｖ８が供給されている。アナログスイッチＡＳＷ１０〜ＡＳＷ１８は、ＮｃｈＭＯＳトランジスタのゲートに信号ＵＲＥＶが供給され、ＰｃｈＭＯＳトランジスタのゲートに信号ＮＵＲＥＶが供給されている。

また、基準電圧発生回路１０１Ｂには、アナログスイッチＡＳＷ２０〜ＡＳＷ２８が設けられている各経路から、参照電圧Ｖ０〜Ｖ８が供給されている。アナログスイッチＡＳＷ２０〜ＡＳＷ２８は、ＮｃｈＭＯＳトランジスタのゲートに信号ＮＵＲＥＶが供給され、ＰｃｈＭＯＳトランジスタのゲートに信号ＵＲＥＶが供給されている。

つまりは、アナログスイッチＡＳＷ１０〜ＡＳＷ１８、並びにアナログスイッチＡＳＷ２０〜ＡＳＷ２８のオン／オフにより、基準電圧発生回路１０１Ａおよび基準電圧発生回路１０１Ｂのいずれか一方に、参照電圧Ｖ０〜Ｖ８が供給される。なお、信号ＵＲＥＶは０Ｖ〜５Ｖの振幅のＲＥＶ信号を０Ｖ〜８Ｖへレベルシフトした信号であり、信号ＮＵＲＥＶは信号ＵＲＥＶの反転信号である。また、アナログスイッチＡＳＷ１０〜ＡＳＷ１８、並びにアナログスイッチＡＳＷ２０〜ＡＳＷ２８の設置は、使用しない基準電圧発生回路に電流が流れることを防ぐという目的もある。

基準電圧発生回路１０１Ａの出力は、アナログスイッチＡＳＷ３０を介して、アナログスイッチＡＳＷ３１を介した基準電圧発生回路１０１Ｂの出力に接続されるとともに、選択回路１０２に接続されている。アナログスイッチＡＳＷ３０は、ＮｃｈＭＯＳトランジスタのゲートに交流化信号ＲＥＶが供給され、ＰｃｈＭＯＳトランジスタのゲートに信号ＮＲＥＶが供給されている。アナログスイッチＡＳＷ３１は、ＮｃｈＭＯＳトランジスタのゲートに信号ＮＲＥＶが供給され、ＰｃｈＭＯＳトランジスタのゲートに交流化信号ＲＥＶが供給されている。

つまりは、アナログスイッチＡＳＷ３０・ＡＳＷ３１のオン／オフにより、基準電圧発生回路１０１Ａにより作成された基準電圧ＧＰ（６３：０）、および基準電圧発生回路１０１Ｂにより作成された基準電圧ＧＮ（６３：０）のいずれか一方が、基準電圧Ｇ（６３：０）として、選択回路１０２に出力される。

反転回路３０１は、選択回路１０２の出力の極性を所定の周期で反転させる手段である。詳細には、反転回路３０１は、レベル変換回路１０４の前段に設けられ、レベル変換回路１０４に与えるデジタル表示データＤ（５：０）を、所定の周期で極性を反転させながら転送する。所定の周期は、交流化を行う周期であり、交流化信号ＲＥＶにより制御される。また、デジタル表示データＤ（５：０）は、ホールドメモリ回路９０４から供給される。これにより、デジタル表示データＤ（５：０）は、反転回路３０１により処理されたデジタル表示データＤＲ（５：０）として、レベル変換回路１０４に供給される。

反転回路３０１の具体的な一構成例を図１５に示す。反転回路３０１は、図１５に示す回路部３１１・３１２により構成されている。図１５では、０Ｖ〜５Ｖで振幅するＤ０（デジタル表示データＤ（５：０）の最下位ビット）を反転する場合について説明するが、その他のＤ１〜Ｄ５においても同様に反転され得る。

反転回路３０１では、デジタル表示データＤ（５：０）および交流化信号ＲＥＶが与えられると、デジタル表示データＤ（５：０）は回路部３１２に入力され、交流化信号ＲＥＶは回路部３１１・３１２に入力される。

回路部３１１では、インバータ３１３により、交流化信号ＲＥＶを反転した信号ＮＲＥＶが作成される。この信号ＮＲＥＶは、回路部３１２に供給されるとともに、アナログスイッチＡＳＷ３０・ＡＳＷ３１にも供給される。

回路部３１２では、インバータ３１４・３１５並びにアナログスイッチＡＳＷ３２を直列に接続した回路と、インバータ３１６およびアナログスイッチＡＳＷ３３を直列に接続した回路とが並列に接続されている。アナログスイッチＡＳＷ３２・ＡＳＷ３３は、図７に示した詳細ブロック１３５に示されるＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとを使用したアナログスイッチである。

アナログスイッチＡＳＷ３２は、ＮｃｈＭＯＳトランジスタのゲートに交流化信号ＲＥＶが供給され、ＰｃｈＭＯＳトランジスタのゲートに信号ＮＲＥＶが供給されている。アナログスイッチＡＳＷ３３は、ＮｃｈＭＯＳトランジスタのゲートに信号ＮＲＥＶが供給され、ＰｃｈＭＯＳトランジスタのゲートに交流化信号ＲＥＶが供給されている。

交流化信号ＲＥＶが“Ｈ”のとき、アナログスイッチＡＳＷ３２がオン、アナログスイッチＡＳＷ３３がオフとなり、Ｄ０はインバータを２段接続してＤＲ０につながる。一方、交流化信号ＲＥＶが“Ｌ”のとき、アナログスイッチＡＳＷ３２がオフ、アナログスイッチＡＳＷ３３がオンとなり、Ｄ０はインバータ１段でＤＲ０につながる。それゆえ、交流化信号ＲＥＶが“Ｈ”のときＤ０とＤＲ０との極性は同一となり、交流化信号ＲＥＶが“Ｌ”のときＤ０とＤＲ０との極性が反転することになる。

次に、本実施の形態のソースドライバにおけるＤＡ変換回路１００ａの動作について説明する。なお、ＤＡ変換回路１００ａは、反転回路３０１を用いた共通電極交流駆動のための制御が追加される点を除いて、前記実施の形態１で述べたＤＡ変換回路１００の動作と同様に動作する。

共通電極交流駆動は、コントローラ（図示せず）から出力される交流化信号ＲＥＶが、図１７の交流化信号Ｍの波形に示されるように、“Ｈ”と“Ｌ”とで交互に切り替わることにより制御されている。以下では、交流化信号ＲＥＶが“Ｈ”の場合と、交流化信号ＲＥＶが“Ｌ”の場合とに分けて説明する。

“Ｈ”の交流化信号ＲＥＶが出力された場合、このとき、信号ＵＲＥＶは“Ｈ”であるので、アナログスイッチＡＳＷ１０〜ＡＳＷ１８はオンとなり、アナログスイッチＡＳＷ２０〜ＡＳＷ２８はオフとなる。これにより、参照電圧Ｖ０〜Ｖ８は基準電圧発生回路１０１Ａに供給される。またこのとき、アナログスイッチＡＳＷ３０はオンとなり、アナログスイッチＡＳＷ３１はオフとなるので、基準電圧発生回路１０１Ａで作成された基準電圧ＧＰ（６３：０）が、基準電圧Ｇ（６３：０）として選択回路１０２に与えられる。

一方、反転回路３０１では、交流化信号ＲＥＶが“Ｈ”であるので、デジタル表示データＤ（５：０）と同極性のデジタル表示データＤＲ（５：０）が、レベル変換回路１０４に出力される。そして、レベル変換回路１０４にて作成されたデータＤＰ（５：０）、ＮＤＰ（４：０）、ＤＮ（５：０）、およびＮＤＮ（４：０）に基づいて、選択回路１０２において基準電圧Ｇ（６３：０）から１つ（電圧ＯＵＴ）が選択され、次段の出力回路９０７に出力される。

図１６は、交流化信号ＲＥＶが“Ｈ”の場合と “Ｌ”の場合とにおける、６４階調の基準電圧Ｇ（６３：０）の値を示す表である。

このように、交流化信号ＲＥＶが“Ｈ”である場合は反転回路３０１で極性反転は起こらないので、選択回路１０２から出力される電圧ＯＵＴは、前記実施の形態１で述べたＤＡ変換回路１００と同様に、Ｄ（５：０）＝００Ｈであれば基準電圧Ｇ０を選択し、８Ｖの電圧ＯＵＴが出力される。

“Ｌ”の交流化信号ＲＥＶが出力された場合、このとき、信号ＵＲＥＶは“Ｌ”であるので、アナログスイッチＡＳＷ１０〜ＡＳＷ１８はオフとなり、アナログスイッチＡＳＷ２０〜ＡＳＷ２８はオンとなる。これにより、参照電圧Ｖ０〜Ｖ８は基準電圧発生回路１０１Ｂに供給される。またこのとき、アナログスイッチＡＳＷ３０はオフとなり、アナログスイッチＡＳＷ３１はオンとなるので、基準電圧発生回路１０１Ｂで作成された基準電圧ＧＮ（６３：０）が、基準電圧Ｇ（６３：０）として選択回路１０２に与えられる。

一方、反転回路３０１では、交流化信号ＲＥＶが“Ｌ”であるので、デジタル表示データＤ（５：０）の極性を反転したデジタル表示データＤＲ（５：０）が、レベル変換回路１０４に出力される。そして、レベル変換回路１０４にて作成されたデータＤＰ（５：０）、ＮＤＰ（４：０）、ＤＮ（５：０）、およびＮＤＮ（４：０）に基づいて、選択回路１０２において基準電圧Ｇ（６３：０）から１つ（電圧ＯＵＴ）が選択され、次段の出力回路９０７に出力される。

このように、交流化信号ＲＥＶが“Ｌ”である場合は反転回路３０１で極性反転が起こるので、選択回路１０２から出力される電圧ＯＵＴは、Ｄ（５：０）＝００Ｈであれば基準電圧Ｇ６３を選択し、０．１３Ｖの電圧ＯＵＴが出力される。

よって、交流化信号ＲＥＶが“Ｈ”と“Ｌ”とのときでデジタル表示データＤ（５：０）を反転させることにより、選択回路１０２から出力される電圧ＯＵＴの極性を反転させることが可能となる。それゆえ、ソースドライバは、容易に共通電極交流駆動を行うことが可能である。

また、共通電極交流化駆動を使用して表示を行う表示パネル（液晶パネル）において、ソース電極の信号レベルが集積回路のロジックトランジスタで構成できない電圧を必要とする場合であっても、本実施の形態のＤＡ変換回路１００ａを備えるソースドライバであれば、選択回路１０２をロジックトランジスタで構成することが可能となっているので、ソースドライバのチップサイズを縮小でき、表示パネルのコストを削減することが可能となる。

なお、図２に示したように、基準電圧発生回路１０１は抵抗により等分割された構成を有しているが、駆動電圧を供給する表示パネルの表示特性に合わせて、階調電圧を設定するγ調整を抵抗分割の抵抗比により行うことがある。上述したＤＡ変換回路１００ａでは、基準電圧発生回路を２個使用しているので、極性反転でのγの変更が可能となっている。

また、共通電極交流駆動を行うとき、正極性でのγと負極性でのγとが異なる場合が多い。このとき、２個ある基準電圧発生回路１０１Ａ・１０１Ｂを別のγに対応させておくことにより、共通電極交流駆動に好適に対応することができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、デジタルデータに応じたアナログ電圧を出力するＤＡ変換回路に関する分野に好適に用いることができるだけでなく、ＤＡ変換回路の製造方法に関する分野にも好適に用いることができ、さらには、ＤＡ変換回路を備える電子機器、例えば、ソースドライバなどの表示用駆動装置や、表示用駆動装置を備えるアクティブマトリクス型の液晶表示装置などの分野にも広く用いることができる。

本発明におけるＤＡ変換回路の実施の一形態を示すブロック図である。 上記ＤＡ変換回路における基準電圧発生回路の構成を示す回路図である。 上記基準電圧発生回路にて作成される６４階調の基準電圧の算出式および値と、各基準電圧に対応する６ビットのデジタルデータとを示す表である。 上記ＤＡ変換回路における選択回路の構成を示す回路図である。 上記ＤＡ変換回路における選択回路の構成を示す回路図である。 上記選択回路に用いられるＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタの構造を示す断面図である。 上記ＤＡ変換回路におけるレベル変換回路の構成を示す回路図である。 本発明におけるＤＡ変換回路の他の実施の形態を示すブロック図である。 上記ＤＡ変換回路における基準電圧発生回路にて作成される６４階調の基準電圧の算出式および値と、各基準電圧に対応する６ビットのデジタルデータとを示す表である。 上記ＤＡ変換回路における選択回路の構成を示す回路図である。 上記ＤＡ変換回路における選択回路の構成を示す回路図である。 上記選択回路に用いられる、耐圧３ＶのＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタの構造を示す断面図である。 上記選択回路に用いられる、耐圧１６Ｖ以上のＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタの構造を示す断面図である。 本発明における表示用駆動装置の実施の一形態を示すものであり、上記表示用駆動装置に搭載されるＤＡ変換回路およびその周辺回路の構成を示すブロック図である。 上記ＤＡ変換回路における反転回路の構成を示す回路図である。 交流化信号が“Ｈ”および“Ｌ”の場合における、上記ＤＡ変換回路の基準電圧発生回路にて作成される６４階調の基準電圧の値と、各基準電圧に対応する６ビットのデジタルデータとを示す表である。 共通電極交流駆動を行う際の信号波形を示す波形図である。 従来のソースドライバの構成を示すブロック図である。

符号の説明

１００，１００ａ，２００ ＤＡ変換回路
１０１，１０１Ａ，１０１Ｂ 基準電圧発生回路
１０２，２０２ 選択回路
１０３ バッファ
１０４，２０４ レベル変換回路
１３２ 回路部（レベルシフタ回路）
１３３，１３４ 回路部（レベル変換データ作成回路）
３０１ 反転回路（反転手段）
９０１ 入力ラッチ回路
９０２ シフトレジスタ回路
９０３ サンプリングメモリ回路
９０４ ホールドメモリ回路（取得手段）
９０７ 出力回路（出力手段）

Claims (7)

1. 供給される参照電圧を用いて、第１電圧と上記第１電圧よりも大きい第２電圧との間の異なる電圧値をそれぞれ有する複数の基準電圧を発生する基準電圧発生回路と、
   上記複数の基準電圧に対して所定の範囲の基準電圧を選択するように区分されて構成されている複数のＭＯＳトランジスタを、該各区分にそれぞれ供給されるデジタルデータに基づいて制御することにより、上記複数の基準電圧の中から１つの基準電圧を選択する選択回路と、
   上記選択回路の各区分が選択する基準電圧の範囲に応じて電圧レベルを変換したデジタルデータを、該各区分にそれぞれ供給するレベル変換回路とを備え、
   上記選択回路の複数のＭＯＳトランジスタは、少なくとも上記各基準電圧が１番目に入力されるＭＯＳトランジスタが、上記第１電圧と上記第２電圧との間の電圧範囲よりも低い耐圧のＭＯＳトランジスタであることを特徴とするＤＡ変換回路。
2. 上記選択回路の複数のＭＯＳトランジスタのうち、上記第１電圧と上記第２電圧との間の電圧範囲よりも低い耐圧のＭＯＳトランジスタは、構成されている区分が選択する基準電圧の範囲に応じて、バックゲートに電圧が与えられていることを特徴とする請求項１に記載のＤＡ変換回路。
3. 上記バックゲートに与えられる電圧は、
   上記ＭＯＳトランジスタがＰｃｈＭＯＳトランジスタの場合、構成されている区分が選択する基準電圧のうち最も電圧値が高い基準電圧の電圧であり、
   上記ＭＯＳトランジスタがＮｃｈＭＯＳトランジスタの場合、構成されている区分が選択する基準電圧のうち最も電圧値が低い基準電圧の電圧であることを特徴とする請求項２に記載のＤＡ変換回路。
4. 上記選択回路は、ゲートが共通に接続されたＭＯＳトランジスタが少なくとも１つ設けられていることを特徴とする請求項１に記載のＤＡ変換回路。
5. 上記レベル変換回路は、上記基準電圧発生回路に供給される参照電圧、または、上記基準電圧発生回路から発生される基準電圧を使用して、上記デジタルデータの電圧レベルの変換を行うことを特徴とする請求項１に記載のＤＡ変換回路。
6. 上記レベル変換回路は、
   供給されるデジタルデータを、上記第１電圧以下の電圧と上記第２電圧以上の電圧との間の電圧範囲を有する電圧レベルに変換するレベルシフタ回路と、
   上記レベルシフタ回路で変換されたデジタルデータに応じて、第３電圧または上記第３電圧よりも大きい第４電圧を選択することにより、上記第３電圧と上記第４電圧との間の電圧範囲を有する電圧レベルのデジタルデータを作成するレベル変換データ作成回路とを備え、
   上記第３電圧および上記第４電圧は、上記選択回路の各区分にそれぞれ供給するデジタルデータの電圧レベルに応じて設定されるとともに、上記基準電圧発生回路に供給される参照電圧、または、上記基準電圧発生回路から発生される基準電圧が使用されることを特徴とする請求項１に記載のＤＡ変換回路。
7. 表示用デジタルデータを取り込む取得手段と、
   上記表示用デジタルデータに基づいて表示用電圧を出力するＤＡ変換手段と、
   上記ＤＡ変換手段が出力した表示用電圧を、アクティブマトリクス方式の表示パネルのデータ信号線に印加する出力手段と、
   上記ＤＡ変換手段が出力する表示用電圧の極性を所定の周期で反転させる反転手段とを備えている表示用駆動装置において、
   上記ＤＡ変換手段は、請求項１〜６のいずれか１項に記載のＤＡ変換回路であることを特徴とする表示用駆動装置。

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