CN101027760A - 低k电介质蚀刻 - Google Patents

低k电介质蚀刻 Download PDF

Info

Publication number
CN101027760A
CN101027760A CNA2005800239276A CN200580023927A CN101027760A CN 101027760 A CN101027760 A CN 101027760A CN A2005800239276 A CNA2005800239276 A CN A2005800239276A CN 200580023927 A CN200580023927 A CN 200580023927A CN 101027760 A CN101027760 A CN 101027760A
Authority
CN
China
Prior art keywords
flow velocity
etching
described method
etch
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800239276A
Other languages
English (en)
Inventor
S·S·康
Z·黄
S·M·R·萨德贾迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN101027760A publication Critical patent/CN101027760A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供一种用于在光致抗蚀剂掩模下蚀刻电介质层的方法。提供具有在光致抗蚀剂掩模下设置的电介质层的晶片到蚀刻室内。提供包括CF4和H2的蚀刻气体到蚀刻室内,其中CF4具有流速并且H2具有流速,其中H2的流速大于CF4的流速。从蚀刻气体形成等离子体。使用从蚀刻气体形成的等离子体通过蚀刻掩模蚀刻特征到电介质层中。

Description

低K电介质蚀刻
技术领域
本发明涉及半导体器件的形成。
技术背景
在半导体晶片处理期间,使用已知的构图和蚀刻工艺在晶片中限定半导体器件的特征。在这些工艺中,光致抗蚀剂(PR)材料沉积在晶片上,然后被暴露在被标线片(reticle)过滤的光下。标线片通常是玻璃板,该玻璃板用阻止光穿过标线片传播的示例特征几何尺寸进行构图。
在穿过标线片后,光接触光致抗蚀剂材料的表面。光改变了光致抗蚀剂材料的化学成分,以使得显影剂能够除去光致抗蚀剂材料的一部分。在正光致抗蚀剂材料的情况下,除去暴露过的区域,在负光致抗蚀剂材料的情况下,除去未暴露的区域。其后,蚀刻晶片以从不再被光致抗蚀剂材料保护的区域除去下层材料,以及由此在晶片中限定所需特征。
已知有各代的光致抗蚀剂。需要193nm光致抗蚀剂和157nm光致抗蚀剂和更小代的光致抗蚀剂以提供更小的器件尺寸和增大的器件密度。193nm和157nm光致抗蚀剂可以比以前代的光致抗蚀剂更软并且可以更像聚合物,并且特别地更像低k电介质聚合物,其可以减小低k电介质相对于光致抗蚀剂的蚀刻选择性。
发明内容
为了实现前述以及根据本发明的目的,提供一种在光致抗蚀剂掩模下蚀刻电介质层的方法。在蚀刻室内提供具有在光致抗蚀剂掩模下沉积的电介质层的晶片。包括CF4和H2的蚀刻气体被提供到蚀刻室中,其中CF4具有流速并且H2具有流速,并且H2的流速大于CF4的流速。等离子体从蚀刻气体形成。使用从蚀刻气体形成的等离子体通过蚀刻掩模把特征蚀刻到电介质层中。
在本发明的另一方面,提供一种在有机材料掩模下蚀刻蚀刻层的方法。在蚀刻室中提供具有在有机材料掩模下沉积的蚀刻层的晶片。包括CF4和H2的蚀刻气体被提供到蚀刻室,其中CF4具有流速并且H2具有流速,其中H2的流速大于CF4的流速。等离子体从蚀刻气体形成。使用从蚀刻气体形成的等离子体通过蚀刻掩模把特征蚀刻到蚀刻层中。
在下面本发明的详细描述中结合附图将更详细地描述本发明的这些和其它特征。
附图说明
在附图的图片中通过示例的方式、而不是通过限制的方式描述了本发明,在附图中相同的附图标记表示相似的元件,其中:
图1是可以在本发明实施例中使用的工艺的高水平流程图。
图2A-C是在本发明工艺的多个步骤期间的晶片截面图。
图3是可以用于被本发明采用的沉积层、蚀刻和剥离的等离子体处理室300的示意图。
图4A和4B说明了适于执行在本发明实施例中使用的控制器的计算机系统。
图5A和5B是使用本发明蚀刻来蚀刻的层的截面图。
具体实施方式
将参考几个在附图中描述的优选实施例详细描述本发明。在下面的说明中,为了提供对本发明透彻的理解,阐述了许多具体的细节。然而,本领域技术人员很清楚本发明可以在没有某些或全部的这些细节的情况下实施。在其它示例中,为了不使本发明含糊不清,没有描述公知的工艺步骤和/或结构。
本发明提供相对于具有高选择性的197nm或更小代光致抗蚀剂能够选择性地蚀刻电介质层、特别是低k电介质层的蚀刻工艺。该选择性可以达到无限大。
为了帮助理解,图1是可以在本发明实施例中使用的工艺的高水平流程图。具有在光致抗蚀剂掩模下沉积的电介质层的晶片放置在处理室内(步骤104)。提供包括CH4和H2的蚀刻气体给蚀刻室(步骤108)。蚀刻气体具有比蚀刻气体的CF4的流速更大的H2流速。等离子体从蚀刻气体形成(步骤112)。使用从蚀刻气体形成的等离子体通过蚀刻掩模把特征蚀刻到电介质层中(步骤116)。
示例
在形成沟槽的本发明工艺的示例中,具有在光致抗蚀剂掩模下沉积的电介质层的晶片被放置到处理室中(步骤104)。在本发明示例中,图2A是具有电介质层208的晶片204的截面图,该电介质层208沉积在底部抗反射涂层(BARC)210下面,该底部抗反时涂层(BARC)210沉积在光致抗蚀剂掩模212下面。优选地,电介质层208是具有k<3.0的低k电介质。另外,形成光致抗蚀剂掩模212的光致抗蚀剂是193nm或更小代的光致抗蚀剂,从而使得光致抗蚀剂不大于193nm代的光致抗蚀剂。由于本发明蚀刻的高选择性,光致抗蚀剂掩模可以具有小于3000的应用厚度216。在这个示例中,低k电介质材料是有机硅酸盐玻璃,例如珊瑚、黑金刚石、或Aurora。
图3是可以用于可以在示例中使用的沉积层、蚀刻和剥离的等离子体处理室300的示意图。等离子体处理室300包括限制环302、上电极304、下电极308、气体源310和排气泵320。在等离子处理室300内,晶片204位于下电极308之上。下电极308包括用于支撑晶片204的适当的衬底卡紧机制(例如静电、机械固定等)。反应器顶部328包括直接与下电极308相对设置的上电极304。上电极304、下电极308和限制环302限定了封闭的等离子体体积。气体由气体源310提供给封闭的等离子体体积并由排气泵320通过限制环302和排气口从封闭的等离子体体积排出。第一RF源344电连接到上电极304。第二RF源348电连接到下电极308。室壁352包围限制环302、上电极304和下电极308。第一RF源344和第二RF源348都可以包括27MHz的电源和2MHz的电源。RF源和电极的连接可以有不同的组合。在由Fremont、Califomia的LAM Research CorporationTM制造的2300FlexTM或Exelan HPT或2300TM Exelan的情况下,其可以用在本发明的优选实施例中,27MHz和2MHz的电源都组成连接到下电极的第二RF电源348,而上电极接地。控制器335可控地连接到RF源344、348、排气泵320和气体源310。
图4A和4B说明了计算机系统800,其适用于执行在本发明实施例中使用的控制器335。图4A示出了计算机系统的一种可能的外观。当然,计算机系统可以具有从集成电路、印刷电路板和小手持器件到巨型超级计算机的许多外观。计算机系统800包括监视器802、显示器804、外壳806、盘驱动器808、键盘810和鼠标812。盘814是用于传输数据到计算机系统800和从计算机系统800传输数据的计算机可读介质。
图4B是计算机系统800的块图的示例。连接到系统总线820的是多种子系统。处理器822(也称为中央处理单元,或CPU)耦合到包括存储器824的存储器件。存储器824包括随机存取存储器(RAM)和只读存储器(ROM)。如本领域所公知的,ROM用于单向地传输数据和指令到CPU,而RAM通常用于以双向方式传输数据和指令。这些类型的存储器都可以包括下面描述的任何适当的计算机可读介质。固定盘826也双向地耦合到CPU822;其提供附加的数据存储容量并也可以包括下述的任何一种计算机可读介质。固定盘826可以用于存储程序、数据等并典型的可以是比主存储器更慢的辅助存储介质(例如硬盘)。应当理解在适当的情况下,在固定盘826内保留的信息可以以标准方式并入为存储器824中的虚拟存储器。可移动盘814可以采用下述的任何一种计算机可读介质的形式。
CPU822也耦合到多个输入/输出设备,例如显示器804、键盘810、鼠标812和扬声器830。通常,输入/输出设备可以下述中的任何一种:视频显示器、跟踪球、鼠标、键盘、扩音器、触敏屏、转换器卡读取器、磁性或纸带读取器、书写板、指示笔、声音或手写识另器、生物测定读取器或其它计算器。可选地,CPU822可以使用网络接口840耦合到另一计算机或电信网络。利用这样的网络接口,可以预期在进行上述方法步骤期间CPU可以接收来自网络的信息、或可以输出信息到网络。而且,本发明的方法实施例可以单独在CPU822上执行或可以通过网络执行,例如结合共享一部分处理的远程CPU的因特网。
另外,本发明实施例进一步涉及包括在其上具有用于执行各种计算机执行操作的计算机代码的计算机可读介质的计算机存储产品。介质和计算机代码可以是那些为了本发明目的专门设计和构造的代码,或者它们可以是对于计算机软件领域的技术人员公知和可获得的类型的代码。计算机可读介质包括、但不局限于:磁性介质,例如硬盘、软盘和磁带;光学介质,例如CD-ROM和全息装置;磁光介质,例如光磁软盘;和专门设置以存储和执行程序代码的硬件装置,例如专用集成电路(ASIC)、可编程逻辑器件(PLD)和ROM和RAM装置。计算机代码的示例包括例如由编译器产生的机器码和包含使用解译器通过计算机执行的更高级代码的文件。计算机可读介质也可以是通过以载波体现的计算机数据信号传输和表示通过处理器执行的指令序列的机算计代码。
在这个示例中,在电介质层的蚀刻之前,底部抗反时涂层(BARC)210形成开口。如图2B所示,BARC210的开口将光致抗蚀剂掩模的厚度减小到残留的光致抗蚀剂掩模厚度218。光致抗蚀剂掩模可以具有小于2000的残留掩模厚度。在这个示例中,BARC开口经受在室300中保持100mTorr的压力的工艺。在27MHz200瓦的电源和在2MHz 0瓦的电源被提供。100sccm CF4的BARC开口气体被提供。BARC开口工艺持续49秒。图5A是在BARC已经被开口后和在主蚀刻之前在光致抗蚀剂掩模和BARC层504下设置的电介质层的截面图。光致抗蚀剂和BARC具有大约182nm的光致抗蚀剂和BARC厚度508。
然后从气体源310提供包括CF4和H2的蚀刻气体(步骤108)。在这个示例中,蚀刻气体提供60sccm CF4、70sccm H2和300sccm Ar的流量。从蚀刻气体产生等离子体(步骤112)。在这个示例中,室的压力维持在80mTorr。600瓦提供在27MHz,200瓦提供在2MHz。从蚀刻气体形成的等离子体用于在电介质层208中蚀刻特征(步骤116)。这个工艺维持60秒以蚀刻2681特征深度。这个示例不会产生光致抗蚀剂的损失,而是在电介质层中蚀刻特征的同时,添加聚合物到光致抗蚀剂,,其由此提供电介质到无限制的光致抗蚀剂蚀刻选择性。图2C是在完成在电介质层208中蚀刻特征222之后,晶片204的截面图。应当注意组合的残留光致抗蚀剂掩模和在蚀刻期间添加的聚合物的厚度220大于在蚀刻前的残留的光致抗蚀剂掩模厚度218。图5B是在主蚀刻以后,使用上述蚀刻参数在光致抗蚀剂掩模和BARC层504下设置的电介质层的截面图。光致抗蚀剂和BARC具有大约229nm的光致抗蚀剂和BARC厚度512。因此,添加的聚合物在蚀刻工艺期间增加了光致抗蚀剂的厚度。
然后剥离光致抗蚀剂掩模。
可以使用这样的创造性工艺以提供无限的选择性。本发明的工艺能够在蚀刻时增加光致抗蚀剂的厚度。
在本发明的其它实施例中,可以使用其它的有机层作为蚀刻掩模代替193nm或更高代的光致抗蚀剂掩模。已经发现在蚀刻前的残留有机层或光致抗蚀剂层可以小于2000。更优选地,在蚀刻前的残留有机层或光致抗蚀剂层小于1000。最优选地,在蚀刻前的残留有机层或光致抗蚀剂层小于500。通过允许使用更高代的光致抗蚀剂的更薄的光致抗蚀剂掩模,可以减小临界尺寸,这是因为更高代的光致抗蚀剂的更薄的光致抗蚀剂掩模提供更高的分辨率。
优选H2的流速大于CF4的流速。更优选地H2(x)的流速大于CF4(y)的流速并且小于CF4流速的五倍(5y),因此5y>x>y。更优选地,H2(x)的流速在CF4的流速的五倍(5y)和CF4的流速的三倍(3y)之间,或在CF4的流速的两倍(2y)和CF4的流速(y)之间,因此5y>x>3y或2y>x>y。
对于60sccm CF4的流速,优选H2的流速在60sccm和120sccm之间,提供H2对CF4的流速比为约1∶1到2∶1之间。最优选的流速是80sccm H2。对于35sccm CF4的流速,优选H2的流速在100到175sccm H2之间,提供H2对CF4的流速比在约3∶1到5∶1之间。其它最优选的流速为120sccm H2
对于蚀刻低K电介质,上述方法可以外加使用N2气体。可以加到上述方法的N2的优选流速是5sccm到40sccm N2。最优选的流速是约20sccm N2
在使用N2的方法的示例中,在主蚀刻期间,在室内保持90mTorr的压力。主要包括40sccm CF4、50sccm H2、20sccm N2和100sccm Ar的蚀刻气体被提供到室中。在27MHz提供800瓦,在2MHz提供400瓦。该方法提供掩模厚度增加、并且不会发现条纹(侧壁聚合物沉积)和特征具有非常垂直的轮廓的蚀刻。
优选更高频电源(即27MHz电源)的功率范围是在200W-1500W之间,对于更低频的电源(即2MHz电源)的功率范围在0W-1000W之间。更优选对于更高频电源的功率范围在500W-1200W之间,对于更低频的电源在200W-800W之间。最优选对于更高频电源的功率范围在800W-1000W之间,对于更低频的电源在300W-600W之间。使用上述蚀刻低k的功率范围的方法的另一示例提供90mTorr的压力,具有1000W的高频功率和400W的低频功率。
在不被理论束缚的情况下,应该相信CF4是为每个碳原子的蚀刻提供四个氟原子的强蚀刻剂。作为结果,添加H2以保护光致抗蚀剂。应该相信这样的组合会导致蚀刻停止。意外地发现这样的组合不会导致蚀刻停止。
在其它实施例中,当低k电介质被蚀刻时,N2可以以5-40sccm之间的流速添加到蚀刻气体中。应该相信N2提供在用于有机硅酸盐玻璃(OSG)例如珊瑚(由CA、San Jose的Novellus制造,黑金刚石,由CA、Santa Clara的Applied Material制造)和Aurora(由东京的ASM Japan KK制造)的低k电介质蚀刻期间清除碳的蚀刻气体,其导致较少聚合物的形成。
已经发现本发明的工艺提供高于1微米每分钟的蚀刻率。本发明的蚀刻工艺已经发现提供高达约13微米每分钟的蚀刻率。以更高的功率甚至可以得到更高的蚀刻率。
太快的蚀刻率可能太难以控制。可以添加氩以减缓蚀刻率。这允许通过控制氩的流量来更多的控制蚀刻率。
优选使用本发明蚀刻气体的蚀刻时间大于10秒。更优选的该蚀刻时间大于20秒。
意外地发现本发明的工艺减少条纹。相信由于该工艺不仅仅沉积在PR上,而且也沉积侧壁聚合物的薄层,因此条纹得以减少。相信侧壁聚合物用于减少条纹的形成。
本发明可以用于各种应用,例如通孔的形成、沟槽的形成、和氮化硅硬掩模的开口。硬掩模可以在低k电介质之上。本发明工艺因此可以允许将薄的光致抗蚀剂掩模用于对硬掩模开口和蚀刻电介质层,特别是低k电介质层。
尽管根据几个优选实施例描述了本发明,但是存在落入本发明范围内的修改、置换和各种替换等效物。也应当理解存在很多替换方式来实施本发明的方法和设备。因此下面所附的权利要求被解释为包括所有这样的修改、置换和各种替换等效物,只要它们落入在本发明的实质精神和范围内。

Claims (30)

1、一种用于在光致抗蚀剂掩模下蚀刻电介质层的方法,包括:
提供具有在光致抗蚀剂掩模下设置的电介质层的晶片到蚀刻室内;
提供包括CF4和H2的蚀刻气体到蚀刻室内,其中CF4具有流速并且H2具有流速,其中H2的流速大于CF4的流速;
从蚀刻气体形成等离子体;和
使用从蚀刻气体形成的等离子体通过蚀刻掩模蚀刻特征到电介质层中。
2、如权利要求1所述的方法,其中光致抗蚀剂掩模在蚀刻特征前具有小于2000的厚度。
3、如权利要求1-2的任意一个所述的方法,光致抗蚀剂不大于193nm代的光致抗蚀剂。
4、如权利要求1-3的任意一个所述的方法,其中蚀刻特征到电介质层在蚀刻期间在光致抗蚀剂掩模上添加聚合物,以使得掩模的厚度增加以便相对于光致抗蚀剂掩模为蚀刻电介质层提供无限的蚀刻选择性。
5、如权利要求1-4的任意一个所述的方法,其中H2的流速小于CF4流速的五倍。
6、如权利要求1-5的任意一个所述的方法,其中光致抗蚀剂掩模在蚀刻特征之前具有小于500的厚度。
7、如权利要求1-6的任意一个所述的方法,其中H2的流速大于CF4流速的三倍。
8、如权利要求1-7的任意一个所述的方法,其中蚀刻气体进一步包括N2
9、如权利要求1-8的任意一个所述的方法,其中电介质层是低k电介质层。
10、如权利要求8-9的任意一个所述的方法,其中N2具有5-40sccm之间的流速。
11、如权利要求1-10的任意一个所述的方法,其中蚀刻提供大于1微米每分钟的蚀刻速度。
12、如权利要求1-11的任意一个所述的方法,其中蚀刻气体进一步包括氩。
13、如权利要求1-12的任意一个所述的方法,其中蚀刻特征进行超过20秒钟。
14、如权利要求1-13的任意一个所述的方法,其中H2的流速小于CF4流速的二倍。
15、如权利要求1-14的任意一个所述的方法,其中蚀刻特征到电介质层进一步沉积聚合物到特征的侧壁上,其减少条纹。
16、一种由权利要求1-15的任意一个的方法形成的半导体器件。
17、一种用于实施权利要求1-15的任意一个的方法的设备。
18、一种用于在有机材料掩模下蚀刻蚀刻层的方法,包括:
提供具有在有机材料掩模下设置的蚀刻层的晶片到蚀刻室内;
提供包括CF4和H2的蚀刻气体到蚀刻室内,其中CF4具有流速并且H2具有流速,其中H2的流速大于CF4的流速;
从蚀刻气体形成等离子体;和
使用从蚀刻气体形成的等离子体通过有机材料掩模蚀刻特征到蚀刻层中。
19、如权利要求18所述的方法,其中有机材料掩模在蚀刻特征前具有小于2000的厚度。
20、如权利要求18-19的任意一个所述的方法,其中蚀刻特征到蚀刻层在蚀刻期间在有机材料掩模上添加聚合物,以使得掩模的厚度增加以便相对于有机材料掩模为蚀刻蚀刻层提供无限的蚀刻选择性。
21、如权利要求18-20的任意一个所述的方法,其中H2的流速小于CF4流速的五倍。
22、如权利要求18-21的任意一个所述的方法,其中有机材料掩模在蚀刻特征之前具有小于500的厚度。
23、如权利要求18-22的任意一个所述的方法,其中H2的流速大于CF4流速的三倍。
24、如权利要求18-23的任意一个所述的方法,其中蚀刻气体进一步包括N2
25、如权利要求24所述的方法,其中N2具有5-40sccm之间的流速。
26、如权利要求18-25的任意一个所述的方法,其中电介质层是低k电介质层。
27、如权利要求18-26的任意一个所述的方法,其中蚀刻提供大于1微米每分钟的蚀刻率。
28、如权利要求18-27的任意一个所述的方法,其中蚀刻特征进行超过20秒钟。
29、如权利要求18-28的任意一个所述的方法,其中H2的流速小于CF4流速的二倍。
30、如权利要求18-29的任意一个所述的方法,其中蚀刻特征到电介质层进一步沉积聚合物到特征的侧壁上,其减少条纹。
CNA2005800239276A 2004-07-16 2005-07-12 低k电介质蚀刻 Pending CN101027760A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/892,945 US20060011578A1 (en) 2004-07-16 2004-07-16 Low-k dielectric etch
US10/892,945 2004-07-16

Publications (1)

Publication Number Publication Date
CN101027760A true CN101027760A (zh) 2007-08-29

Family

ID=35159879

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800239276A Pending CN101027760A (zh) 2004-07-16 2005-07-12 低k电介质蚀刻

Country Status (6)

Country Link
US (1) US20060011578A1 (zh)
JP (1) JP2008507137A (zh)
KR (1) KR20070046095A (zh)
CN (1) CN101027760A (zh)
TW (1) TW200616063A (zh)
WO (1) WO2006019849A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060032833A1 (en) * 2004-08-10 2006-02-16 Applied Materials, Inc. Encapsulation of post-etch halogenic residue
US20070269975A1 (en) * 2006-05-18 2007-11-22 Savas Stephen E System and method for removal of photoresist and stop layer following contact dielectric etch
US7704680B2 (en) * 2006-06-08 2010-04-27 Advanced Micro Devices, Inc. Double exposure technology using high etching selectivity

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3837856A (en) * 1967-04-04 1974-09-24 Signetics Corp Method for removing photoresist in manufacture of semiconductor devices
DE3420347A1 (de) * 1983-06-01 1984-12-06 Hitachi, Ltd., Tokio/Tokyo Gas und verfahren zum selektiven aetzen von siliciumnitrid
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
JP3215151B2 (ja) * 1992-03-04 2001-10-02 株式会社東芝 ドライエッチング方法
JP3502096B2 (ja) * 1992-06-22 2004-03-02 ラム リサーチ コーポレイション プラズマ処理装置内の残留物を除去するためのプラズマクリーニング方法
GB9616225D0 (en) * 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US6270948B1 (en) * 1996-08-22 2001-08-07 Kabushiki Kaisha Toshiba Method of forming pattern
US5989353A (en) * 1996-10-11 1999-11-23 Mallinckrodt Baker, Inc. Cleaning wafer substrates of metal contamination while maintaining wafer smoothness
US6080680A (en) * 1997-12-19 2000-06-27 Lam Research Corporation Method and composition for dry etching in semiconductor fabrication
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6635335B1 (en) * 1999-06-29 2003-10-21 Micron Technology, Inc. Etching methods and apparatus and substrate assemblies produced therewith
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6265320B1 (en) * 1999-12-21 2001-07-24 Novellus Systems, Inc. Method of minimizing reactive ion etch damage of organic insulating layers in semiconductor fabrication
US6506678B1 (en) * 2000-05-19 2003-01-14 Lsi Logic Corporation Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same
US6794109B2 (en) * 2001-02-23 2004-09-21 Massachusetts Institute Of Technology Low abosorbing resists for 157 nm lithography
US20030181034A1 (en) * 2002-03-19 2003-09-25 Ping Jiang Methods for forming vias and trenches with controlled SiC etch rate and selectivity
AU2003244166A1 (en) * 2002-06-27 2004-01-19 Tokyo Electron Limited Plasma processing method
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6809028B2 (en) * 2002-10-29 2004-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Chemistry for liner removal in a dual damascene process
KR20070009729A (ko) * 2004-05-11 2007-01-18 어플라이드 머티어리얼스, 인코포레이티드 불화탄소 에칭 화학반응에서 H2 첨가를 이용한탄소-도핑-Si 산화물 에칭

Also Published As

Publication number Publication date
TW200616063A (en) 2006-05-16
WO2006019849A1 (en) 2006-02-23
JP2008507137A (ja) 2008-03-06
US20060011578A1 (en) 2006-01-19
KR20070046095A (ko) 2007-05-02

Similar Documents

Publication Publication Date Title
KR101442269B1 (ko) 무한 선택적 포토레지스트 마스크 식각
CN100530541C (zh) 用于蚀刻工艺的稳定的光致抗蚀剂结构
KR101338841B1 (ko) 에칭 프로세스를 위한 안정화된 포토레지스트 구조
JP5965641B2 (ja) プラズマ助長酸化を使用したパッシベーションを伴うシリコンエッチング方法及び装置
TWI774742B (zh) 矽氮化物之原子層蝕刻
JP5085997B2 (ja) プラズマエッチング性能強化方法及び装置
JP5254351B2 (ja) 酸化物スペーサを使用したピッチ低減
JP2008524851A (ja) エッチマスクの特徴部の限界寸法の低減
KR101711669B1 (ko) 측벽 형성 공정
JP5165306B2 (ja) 多孔質低k誘電体層内に特徴を形成するための装置
TWI424490B (zh) 垂直輪廓修正
TWI357105B (en) Method and apparatus for etching a feature in an e
TW200527532A (en) Method of preventing damage to porous low-K materials during resist stripping
CN100472707C (zh) 移除阻挡层后的无晶片自动清洗
TWI393997B (zh) 用於蝕刻基板上之低k介電層的方法、半導體裝置以及用於在低k介電層中形成特徵的設備
TWI405265B (zh) 均勻控制的蝕刻
KR101605005B1 (ko) Arc 층 오프닝을 이용한 cd 바이어스 로딩 제어
KR20100028050A (ko) 액티브 하드 마스크의 플라즈마 식각 동안 인-시튜 포토레지스트 스트립
JP2007528610A (ja) ラインエッジラフネス制御
CN101027760A (zh) 低k电介质蚀刻
TW201906005A (zh) 多孔低介電常數介電蝕刻
CN101060080B (zh) 在介电层中蚀刻特征的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20070829