CN101025427A - 集成电路及金属氧化物半导体元件中判断漏电流的方法 - Google Patents

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Abstract

本发明提出一种集成电路及金属氧化物半导体元件中判断漏电流的方法。此方法包括提供一个具有一个第一区间与第二区间的靶结构的基底。首先将第二区间接地，然后使用电子扫描显微镜扫描此基底以产生电压对照影像。之后，判断在电压对照影像中第一区间的灰阶层级，以及使用此灰阶层级来判断介于第一区间与第二区间的漏电流。本发明所述集成电路及金属氧化物半导体元件中判断漏电流的方法，以可缩短检测漏电流的反馈时间，快速的找出漏电流的所在以及强度，而用以提供制程时更精确的校准。

Description

集成电路及金属氧化物半导体元件中判断漏电流的方法
技术领域
本发明是有关于一种集成电路及金属氧化物半导体(MOS)元件中判断漏电流的方法，特别是一种使用扫描式电子显微镜来判断漏电流的方法。
背景技术
扫描式电子显微镜(scanning electron microscopy，SEM)或电子探针显微镜(electron probe microanalysis，EPMA)为显微分析技术，这些技术用以提供显影或分析材料的能力，以视觉化技术分辨细微的物体。上述技术的显微能力可拍摄出即使由光学显微镜的借助亦无法看见的更细微的物件，而这样的解析能力可用于辨识由元素(例如硅、铁等)组成的样本。
扫描式电子显微镜以如摄影机般拍摄待测物的方式使用，其显微能力远在一般光学显微镜之上。若以一般方法拍摄，则影像会逼真的显示出。影像中明显的亮度为粒子散射的效果而不是粒子辐射的功效。
这些散射出的微粒称为二次电子(secondary electrons，SE)。二次电子为主要电子束(eBeam)电子与样本中的弱键电子作用的结果，为电子束撞击样本的产物。二次电子由待测物表面散射而被侦测到。
二次电子通过一个SE侦测器被侦测出，并且显示于扫描电视显示器中。较明亮的影像为高能的二次电子散射的结果，而主要影响二次电子散射的原因为待测物表面结构。因为扫描结果的亮度与表面特征及影像有关，所以扫描的影像看起来非常像一般被照亮的物件。
扫描式电子显微镜目前已广泛的用于越来越超出光学显微镜分辨能力的微小集成电路。然而，扫描式电子显微镜主要仍用于显示表面结构的影像，而很少用于观察集成电路内部结构的相关要素的研究。因此，进一步研究扫描式电子显微镜的延伸用途是必要的。
发明内容
为达成上述及其他目的，本发明提出一种在集成电路中判断漏电流的方法。此方法提供一个基底，在这基底中包括一个靶结构，而此靶结构具有一个第一区间与第二区间。首先将第二区间接地，然后使用电子扫描显微镜扫描此基底以产生电压对照影像。之后，判断电压对照影像中第一区间的灰阶层级，以及使用此灰阶层级来判断介于第一区间与第二区间的漏电流。
本发明所述的集成电路中判断漏电流的方法，其中第二区间为虚拟接地。
本发明所述的集成电路中判断漏电流的方法，其中在扫描步骤期间，扫描一个像素的时间乘以扫描电流所得的数值介于约1毫微安培(nA)×10-9秒至100毫微安培×10-9秒。
本发明所述的集成电路中判断漏电流的方法，其中使用灰阶层级来判断漏电流的步骤包括一个校准流程用以在多个灰阶层级与多个漏电流之间建立关联性，其中校准流程更包括首先，选择多个近似于靶结构的样本结构。接着，使用电子扫描显微镜产生这些样本结构的多个电压对照影像。然后，由此电压对照影像判断样本结构的灰阶层级。最后，量测样本结构的漏电流以及根据这些灰阶层级与漏电流来建立关联性。
本发明所述的集成电路中判断漏电流的方法，其中样本结构选自多个不同的晶圆，并在样本晶圆上形成这些样本结构。
本发明所述的集成电路中判断漏电流的方法，其中第一区间与第二区间形成一个p-n结。
本发明所述的集成电路中判断漏电流的方法更包括在扫描步骤之前形成一个接触插塞连接至第一区间，而此接触插塞的一灰阶层级则用以判断漏电流。
本发明所述的集成电路中判断漏电流的方法，该第一区间是位于该第二区间上方。
本发明所述的集成电路中判断漏电流的方法，该第一区间与第二区间是水平放置。
本发明又提出一种在金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)元件中判断多个漏电流的方法。此方法包括提供一个基底，此基底包括一个MOS元件。首先，将此基底接地。接着使用电子扫描显微镜扫描此基底以产生电压对照影像，然后由电压对照影像判断MOS元件中的栅极电极与源极/漏极区间的灰阶层级。最后，使用灰阶层级来判断栅极电极与些源极/漏极区间的漏电流。
本发明所述的金属氧化物半导体元件中判断多个漏电流的方法，使用该些灰阶层级来判断多个漏电流的该步骤包括：选择多个样本MOS元件的其中多个，该些样本MOS元件具有近似于该MOS元件的一结构；判断该些样本MOS元件的样本灰阶层级；量测该些样本MOS元件的样本漏电流；建立介于该些样本灰阶层级与该些样本漏电流之间的一关联性；以及使用该关联性与该些灰阶层级判断该些漏电流。
本发明所述的金属氧化物半导体元件中判断多个漏电流的方法，其中每一栅极电极与源极/漏极区间具有少于约0.05平方微米(μm2)的区域。
本发明所述的金属氧化物半导体元件中判断多个漏电流的方法，其中扫描动作以电子束(eBeam)达成，而此电子束具有着陆能量(leading energy)，其值大于50eV且小于最大允许着陆能量。
本发明所述的金属氧化物半导体元件中判断多个漏电流的方法，该扫描动作使用一电子束(eBeam)达成，该电子束具有介于约1nA至100nA的一扫描电流。
本发明所述的金属氧化物半导体元件中判断多个漏电流的方法，更包括在该扫描步骤之前形成多个接触插塞连接至该栅极电极与该些源极/漏极区间，其中该些接触插塞的该些灰阶层级是用以判断该些漏电流。
本发明所述的金属氧化物半导体元件中判断多个漏电流的方法，更包括：将该些接触插塞的其中之一接地；由该些电压对照影像判断该些接触插塞中额外的多个灰阶层级；以及使用该些额外的灰阶层级判断介于该些插塞中额外漏电流。
本发明再提出一种判断集成电路中漏电流的方法，此方法包括提供一个第一要素与第二要素，其中第二要素相当近似于第一要素。首先，使用电子束扫描这些第一要素与第二要素以产生电压对照影像。接着由电压对照影像判断第一要素的第一灰阶层级与第二要素的第二灰阶层级。然后量测第一要素的第一漏电流强度。最后使用第一漏电流及第一灰阶层级和第二灰阶层级的比例来判断第二要素的第二漏电流强度。
本发明所述的判断集成电路中漏电流的方法，更包括：提供一第三要素相当近似于该第一要素；使用一电子束扫描该第三要素以产生一额外的电压对照影像；由该电压对照影像判断该第三要素的一第三灰阶层级，其中该第三灰阶层级是介于该第一灰阶层级与该第二灰阶层级之间；以及判断介于该第一与该第二漏电流之间的该第三要素的一第三漏电流。
综上所述，本发明所述的集成电路及金属氧化物半导体元件中判断漏电流的方法，以电子扫描电子显微镜扫描MOS元件，并产生此元件的电压对照影像。通过判断电压对照影像的灰阶层级而判断出元件的结构、元件的各个区间是否有漏电流的现象、以及元件发生漏电流的强弱，因此可缩短检测漏电流的反馈时间，快速的找出漏电流的所在以及强度，而用以提供制程时更精确的校准。
附图说明
图1说明一个MOS元件及其漏电流。
图2为两个MOS元件的横切面示意图，其中MOS元件的硅化物区域没入各个栅极的边衬。
图3、图4、图5为本发明的较佳实施例中判断多个结构中的漏电流的示意图。
图6A及图6B为判断一漏电流流经一个p-n结的示意图。
图7为形成接触插塞后判断一个MOS元件的漏电流的示意图。
具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
本发明的目的及其执行方法在下列较佳实施例中详细说明之。然而本发明的概念亦可应用于其他范围。以下列举的实施例仅仅用于说明本发明的目的与执行方法，并非用以限制其范围。
依照惯例，集成电路在晶圆制造完成后进行晶圆级量测(wafer-level measurements)，在晶圆级量测期间量测漏电流的强度。从开始执行可能的错误处理步骤(culprit process step)的时间点算起至取得反馈(feedback)的时间点为止，需一段长时间的延迟。根本原因分析就因此延迟。为使晶圆制造流程快速且有效率，最好在一个要素(feature)制造后就随即判断此要素上的漏电流。
在本发明的一较佳实施例中提出一个用于判断集成电路中漏电流强度的方法。接着以金属氧化物半导体元件(metal-oxide-semiconductor，MOS)举例说明本发明的较佳实施例的概念，而这些较佳实施例的应用将在后续段落说明。任何本领域技术人员当可依本发明的精神应用于下列实施例提及范围以外的架构。
图1表示为一个MOS元件，此元件包括一个在半导体基板2上方形成的栅极电介质8、一个在栅极电介质8上方形成的栅极电极6、多个在栅极电极6与栅极电介质8的侧边壁(sidewall)形成的边衬14、源极/漏极区域10、以及在源极/漏极区域10上方的硅化物区域20。栅极电极6上方可能形成有栅极硅化物区域(未显示)。浅沟隔离12(Shallow trench isolation，STI)将MOS元件1与集成电路的剩余部分隔离开来。
在图1中显示两电流的型态。漏电流16介于栅极电极6与基板2之间流经栅极电极8。漏电流18为接面漏电流，在介于源极/漏极区域10以及基板2之间流动。
在一较佳实施例中，在栅极电极6与硅化物区域20形成之后，但在接触蚀刻终止层(contact etch stop layer)与层间电介质层(inter-layer dielectric)(未显示)形成之前，一个基板2接地，并使用扫描式电子显微镜(SEM)分析此已制造有MOS元件1的晶圆。在另一供选择的实施例的做法为在源极/漏极区域10形成后但在硅化物区域20形成前，扫描式电子显微镜进行运作。当以电子束扫描一片晶圆时即会产生二次电子，并由晶圆的表面散射出来。二次电子的信息会被转换为电压对照(Voltage contrast，VC)影像。影像的明亮度代表被扫描晶片的各种要素。在本说明书中，“灰阶层级”代表上述电压对照影像中的亮度，高灰阶层级代表较高的亮度，而低灰阶层级代表较低的亮度。
电子束扫描造成栅极电极6与硅化物区域20的表面带正电荷或负电荷，此现象取决于产生的电子总量，而电子总量与材料及相邻区域条件有关。维持在表面上的正电有助于吸引二次电子降落回表面，使得对应的要素看起来较阴暗；而当表面带负电时则会排斥二次电子，而使要素看起来较明亮。表面电压随着表面累积电荷的数量而变动。侦测到的二次电子信号为一种由累积电荷引起的表面电压的函数。
一个区域被扫描后抓取住电荷(因而具有一表面电压)的能力与此区域的底层材料的绝缘能力相关。以栅极电极6为例，当被扫描时，电荷会累积在栅极电极6。然而，累积电荷的数量则会受到由栅极电极6流经栅极电极8至基板2的漏电流的影响。当较高的漏电流发生时，则累积较少的电荷。因此，在电压对照影像中代表栅极电极6的灰阶层级与漏电流16之间会有一关联性。同样地，源极/漏极之间的漏电流18与晶圆的电压对照影像中源极/漏极区域的灰阶层级亦存在一种关联性。
由于灰阶层级与漏电流之间存在一种关联性，此灰阶层级可用来判断各个要素的漏电流。较大的漏电流一般会在电压对照影像中呈现出较高灰阶层级。因此，若一漏电流的强度高于其他相似的元件的源极/漏极区域，则此元件的源极/漏极区域的亮度会较相似的MOS元件的源极/漏极区域明亮。漏电流可依此灰阶层级来判断。如果一个第一要素与第二要素各别具有一个第一灰阶层级与第二灰阶层级，且此第二灰阶层级较第一灰阶层级大，则第二要素的漏电流的强度可由第一要素的第一漏电流强度以及第二灰阶层级与第一灰阶层级的比值等条件算得。如果与第一要素及第二要素相似的一第三要素，经过电子束扫描后的电压对照影像具有一第三灰阶层级；且此第三灰阶层级，经过判断后，是刚好介于第一与第二灰阶层级之间，那也可以推定第三要素的一第三漏电流会是介于该第一与该第二漏电流之间。
图2为两个MOS元件的横切面影像的示意图。通过穿透式电子显微镜(TEM)观测到MOS元件的TEM影像图。MOS元件22的TEM影像显示MOS元件的硅化物区域26各自没入边衬27一段约429A的距离D1，而MOS元件24的TEM影像显示MOS元件的硅化物区域28各自没入边衬29一段约200的距离D2。本领域技术人员当明了，没入边衬的距离越大导致硅化物区间与各自的接面的距离越短，因而有较大的漏电流。所以预期MOS元件22的源极/漏极或硅化物区域的灰阶层级较MOS元件24高。MOS元件22与24的电压对照影像可显示预期结果，其中MOS元件22的源极/漏极区域的灰阶层级为177级，而MOS元件24的源极/漏极区域的灰阶层级为147级，相对应的，MOS元件22的漏电流强度等级在毫微安培(nano-amperes，nA，nano＝10-9)或大于毫微安培，而MOS元件24的漏电流强度等级在微微安培(pico-amperes，pA，pico＝10-12)或小于微微安培。
为了量化漏电流，校准流程是必须的，通过此步骤可以分析出漏电流与灰阶层级间的关联性。关联性可以使用例如图形、查阅数据表(lookup table)、方程式等形式显示，其中漏电流表示为灰阶层级的函数。因为关联性与结构及使用材料相关，用以建立关联性的样本要素最好大致相似于被量测漏电流的要素。所谓相似或是近似的定义，在于被量测漏电流的主结构必须与样本的主要结构一样，但是被量测漏电流的次要结构，像是与邻近其他结构的关系，则可以跟样本的次要结构有些微的差异。譬如说，如果被量测漏电流的主结构是一个NMOS晶体管结构，那样本就必须有一样大小尺寸布局的NMOS晶体管结构，像是量测漏电流的NMOS栅宽度与长度就必须与样本的NMOS栅宽度与长度一样。而量测漏电流的NMOS与邻近NMOS之间的关系，就不一定是必须与样本的NMOS与邻近NMOS之间的关系一样。如此，量测漏电流的NMOS要素与样本的NMOS要素可以称为大致相似。
为分析漏电流与灰阶层级之间的关联性，须收集多个样本点。在一较佳实施例中，晶圆上没有样本结构生成，而从生产线的晶圆上收集多个样本点。对于每一个晶圆，皆在栅极电极与硅化物区域形成后，才以电子扫描显微镜扫描晶圆以产生此晶圆的一个电压对照影像。灰阶层级可由电压对照影像中判别。各个MOS元件的漏电流，在晶圆制造完成后产生，可以在晶圆级测试期间量测。当涵盖所需的漏电流范围的样本点收集了足够多之后，关联性就可以建立起来，例如说，在一个图形标示多个样本点与划上一条配合线。在此实施例中，建立关联性的样本要素与被量测漏电流的要素，从布局设计的角度来看，是完全一样。只是因为他们是出现于不同的晶片，因为制程上的变异，所以有不同的漏电流。
在另一实施例中，一个或更多的样本晶圆制造完成。每一片样本晶圆最好包括多个群，每一群由多个具有相似结构的元件构成，其中群与群之间的漏电流是不一致的。在一具体实施例中，不同群具有不同的图形密度。由于微负载效应(micro-loadingeffects)，多个变异发生，导致不同群之间有不同强弱的漏电流。举例来说，微负载效应造成栅极的电介质有不同的厚度与材料密度，而导致在不同区域有不同栅极漏电流。微负载效应亦使源极/漏极硅化物区域没入栅极边衬的距离有所差异，而导致在源极/漏极硅化物区域以及基板之间有不同的漏电流。在本实施例中，多个样本点收集自不同的群，亦或是取自不同的样本晶圆，以分析漏电流与灰阶层级之间的关联性。在此实施例中，建立关联性的样本要素与被量测漏电流的要素，从布局设计的角度来看，是大致相似或是近似。主结构都是一样，不同点在于次要结构的图形密度，或是微负载效应。因为他们有不同的微负载效应，所以才会有不同的漏电流。
上述已提及灰阶层级与漏电流的关联性与结构及材料有关。因此，在校准步骤(calibration process)中使用有相似尺寸与材料的相似结构。
在分析取得关联性后，此关联性便可用于集成电路的多个元件制造完成后立即地判断其漏电流。举例来说，多个MOS元件的栅极电极与源极/漏极区域制造完成后，便可取得其电压对照影像。如果在一个栅极电极或一个源极/漏极区域发现一个高于正常值(higher-than-normal)的灰阶层级，则可判断这些电极或区域发生异常的漏电流。使用灰阶层级与关联性便可判断漏电流的强弱。发生异常的主因可被分析出，必要时亦可调整制程。本发明的较佳实施例使得透过判断漏电流强度来决定调校数量的这动作变成可能。这样就明显缩短检测漏电流的反馈时间，并提供集成电路的最佳化制程的快速校准。
本发明的多个较佳实施例的用途并不局限于判断MOS元件中的漏电流。一般来说，本发明的较佳实施例通过在两区域中选择一区域接地并扫描另一个区域，而判断出两区域间的漏电流。在图3中举例说明一个靶结构，其中区域30、32与34为垂直放置。区域30与34最好具导电性。通过各自的灰阶层级可判断流经区域32的漏电流36。区域32最好具有一较低导电性。其原因为当区域32的导电性高时，漏电流36亦相对提高，而造成区域30在电压对照影像中对应的灰阶层级超出电子扫描显微镜辨识能力的上限。“低导电性”被认为是本领域技术人员所明了的专有名词。在电压对照影像中若区域30的灰阶层级小于最大灰阶层级，则区域32可称为低导电性区域。
要素34最好接地，在整篇说明书所指的接地，亦即将一个要素连接到电性接地端或是将此要素虚拟接地。当一个要素具有相当高储存电荷的能力，使得在电子束扫描期间此要素的电位仍然相当稳定。虽然此要素不需连接至电性接地端，但仍将此要素视为是虚拟接地。
另外，一个具导电性的要素连接至另一个可储存相当多电荷的容量的导体亦可视为虚拟接地。在一较佳实施例中，要素34为连接到电性接地端。
为达到要求的灰阶层级，在短时间内必须累积足够的电荷。因此需要一个指标来量测电子束提供的电荷数量。在一较佳实施例中，此指标为扫描电流强度乘上扫描一个像素所需的时间。在一示范实施例中，指标的建议值介于约1nA×10-9秒到100nA×10-9秒之间，而较佳值介于10nA×10-9秒到100nA×10-9秒之间，更好的最佳值为约11nA×10-9秒。
若因二次电子过饱和或是累积的二次电子不足而导致被测试结构的灰阶层级太高或太低时，则需调整电子扫描显微镜的参数，例如电子束电流强度，而将灰阶层级导入要求的范围。在一示范实施例中，电子束的着陆能(landing energy)最好大于约50eV而小于产生电子束的硬件所能提供的最大着陆能。而扫描电流则介于约1nA到100nA之间。被测试结构的尺寸影响二次电子的饱和，亦影响在电压对照影像的灰阶层级。因此，可通过缩小某区域的面积来改善此区域的灰阶层级。在一示范实施例中，被扫描区域的面积少于约0.05μm2使此区域在电子扫描显微过程能达到二次电子的快速饱和。
图4所示为图3的实施例的另一种变化，区域30、32与34水平并列。当晶圆被扫描且区域34恰好接地时，产生漏电流36，而影响到区域30的灰阶层级。因此，通过判断区域30的灰阶层级，可指出漏电流36。
在一较佳实施例的一种变形，如图5所示，电子束直接打在具绝缘特性的区域32，而电压对照影像的灰阶层级则反映出被扫描像素的漏电流38。在这实施例中造成漏电流的原因与具有一个导体30相当于电子束的一个像素(或解析区域)的图3相同。如果电压对照影像中任一点具有一个高灰阶层级，则可指出此点与此区域34之间有一个漏电路径(leakage path)。漏电流的严重程度可通过灰阶层级判断。
本发明的较佳实施例亦可用来指出p-n结的漏电流。如图6A所示，一个基底42具有一个第一导电型态。一个注入区域40，此注入区域具有与第一导电型态相反的第二导电型态且在基板42形成。一个p-n结形成于一接口区域47。漏电流46流经此p-n结，且可使用上述的方法判断此漏电流的存在。在本实施例中，区域40与42可以是p型或是n型。同样地，区域40与42可以是n型或p型。值得一提的是本实施例图6A的结构亦可在图1中发现，其中p-n结(未显示)位于源极/漏极区域10与基板2之间。
在前述的一较佳实施例中，在各个要素制造完成后即可直接地侦测出漏电流。在其他实施例中，漏电流可在例如接触栓塞的结构形成后侦测出。以图6B为例，图示为一个接触栓塞48连接至一个注入区域40。接触栓塞48的灰阶层级反映出在p-n结存在漏电流46。在另一实施例中，即使在金属层与介层孔(vias)形成后，依然可判断漏电流46。假如在金属要素的被扫描区域具有一小于约1.5μm2的范围让SEM过程能使二次电子快速饱和，则可通过连接p-n结的金属要素的灰阶层级判断出漏电流46。
如图7中所示，本发明亦可在一个接触栓塞形成后判断一个MOS元件的漏电流。假如基板2接地或是虚拟接地，则依据接触栓塞52及54的灰阶层级就可判断漏电流16及18。假如接触栓塞52及54其中一个接地，则电压对照影像中接触栓塞的灰阶层级就可用来判断接触栓塞52及54之间的漏电流60(连接这些栓塞的区域亦可用此法判断漏电流)。一道强烈的漏电流可用来指出现有结构上的缺陷，例如金属突出物56横向穿透绝缘体50所造成的情形。
在本发明的较佳实施例中具有许多有用的要素。通过在晶圆制造过程中判断漏电流而大幅缩短反馈(feedback)所需时间。同时亦可判断漏电流的强度，以提供制程的校准，使运作更为准确。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
1、22、24：MOS元件
2、42：基板
6：栅极电极
8：栅极电介质
10：源极/漏极区域
12：浅沟隔离
14、27、29：边衬
20、26、28：硅化物区域
D1、D2：间距
30、32、34：区域
16、18、36、38、46、60：漏电流
40：注入区域
47：接口区域
48、52、54：接触插塞；
50：绝缘体；
56：金属突出物；

Claims (19)

1.一种集成电路中判断漏电流的方法，其特征在于，该集成电路中判断漏电流的方法包括：
提供一基底包括一靶结构，该靶结构具有一第一区间与一第二区间；
将该第二区间接地；
使用一电子扫描显微镜扫描该基底以产生一电压对照影像；
判断该电压对照影像的该第一区间的一灰阶层级；以及
使用该灰阶层级来判断介于该第一区间与该第二区间的一漏电流。
2.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，该第二区间是虚拟接地。
3.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，在该扫描该基底的步骤期间，扫描一像素的时间乘以一扫描电流为一数值，该数值介于1毫微安培×10-9秒至100毫微安培×10-9秒。
4.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，使用该灰阶层级来判断该漏电流的该步骤包括一校准流程用以在该灰阶层级与该漏电流之间建立一关联性，其中该校准流程更包括：
选择多个样本结构，该样本结构相当近似于该靶结构；
使用该电子扫描显微镜产生该样本结构的多个电压对照影像；
由该电压对照影像判断该样本结构的该灰阶层级；
量测该样本结构的该漏电流；以及
以该灰阶层级以及该漏电流来建立该关联性。
5.根据权利要求4所述的集成电路中判断漏电流的方法，其特征在于，该样本结构是选自多个不同的晶圆。
6.根据权利要求4所述的集成电路中判断漏电流的方法，其特征在于，该样本结构是形成于一样本晶圆。
7.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，该第一区间与该第二区间形成一p-n结。
8.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，更包括在该扫描步骤之前形成一接触插塞连接至该第一区间，其中该接触插塞的一灰阶层级是用以判断该漏电流。
9.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，该第一区间是位于该第二区间上方。
10.根据权利要求1所述的集成电路中判断漏电流的方法，其特征在于，该第一区间与第二区间是水平放置。
11.一种金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，该金属氧化物半导体元件中判断多个漏电流的方法包括：
提供一基底，该基底包括一金属氧化物半导体元件；
将该基底接地；
使用一电子扫描显微镜扫描该基底以产生一电压对照影像；
由该电压对照影像判断该金属氧化物半导体元件的一栅极电极以及多个源极/漏极区间的多个灰阶层级；以及
使用该灰阶层级来判断该栅极电极与该源极/漏极区间的多个漏电流。
12.根据权利要求11所述的金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，使用该灰阶层级来判断多个漏电流的该步骤包括：
选择多个样本金属氧化物半导体元件的其中多个，该样本金属氧化物半导体元件具有近似于该金属氧化物半导体元件的一结构；
判断该样本金属氧化物半导体元件的样本灰阶层级；
量测该样本金属氧化物半导体元件的样本漏电流；
建立介于该样本灰阶层级与该样本漏电流之间的一关联性；以及
使用该关联性与该灰阶层级判断该漏电流。
13.根据权利要求11所述的金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，每一该栅极电极与该源极/漏极区间具有少于0.05平方微米的一区域。
14.根据权利要求11所述的金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，该扫描动作是使用一电子束达成，该电子束具有一着陆能量，其值大于50eV且小于一最大允许着陆能量。
15.根据权利要求11所述的金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，该扫描动作使用一电子束达成，该电子束具有介于1nA至100nA的一扫描电流。
16.根据权利要求11所述的金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，更包括在该扫描步骤之前形成多个接触插塞连接至该栅极电极与该源极/漏极区间，其中该接触插塞的该灰阶层级是用以判断该漏电流。
17.根据权利要求16所述的金属氧化物半导体元件中判断多个漏电流的方法，其特征在于，更包括：
将该接触插塞的其中之一接地；
由该电压对照影像判断该接触插塞中额外的多个灰阶层级；以及
使用该额外的灰阶层级判断介于该插塞中额外漏电流。
18.一种判断集成电路中漏电流的方法，其特征在于，该判断集成电路中漏电流的方法包括：
提供一第一要素以及一第二要素，该第二要素近似于该第一要素；
使用一电子束扫描该第一要素与第二要素以产生该电压对照影像；
由该电压对照影像判断该第一要素的一第一灰阶层级以及该第二要素的一第二灰阶层级；
量测该第一要素的一第一漏电流；以及
使用该第一漏电流以及该第一灰阶层级与该第二灰阶层级的一比例来判断该第二要素的一第二漏电流。
19.根据权利要求18所述的判断集成电路中漏电流的方法，其特征在于，更包括：
提供一第三要素近似于该第一要素；
使用一电子束扫描该第三要素以产生一额外的电压对照影像；
由该电压对照影像判断该第三要素的一第三灰阶层级，其中该第三灰阶层级是介于该第一灰阶层级与该第二灰阶层级之间；以及
判断介于该第一漏电流与该第二漏电流之间的该第三要素的一第三漏电流。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395944B (zh) * 2009-03-30 2013-05-11 Hermes Microvision Inc 於一樣品之帶電粒子束檢測中判定缺陷之方法以及系統
CN103400749A (zh) * 2013-07-23 2013-11-20 上海华力微电子有限公司 Mim电容器件失效分析方法
CN103871922A (zh) * 2014-02-21 2014-06-18 上海华力微电子有限公司 采用电压衬度测试结构检测多晶硅栅极刻蚀缺陷的方法
CN101877326B (zh) * 2009-04-30 2014-09-24 台湾积体电路制造股份有限公司 集成电路的制造方法
CN105301337A (zh) * 2015-12-02 2016-02-03 中国电子科技集团公司第四十一研究所 一种测试集成电路漏电流的系统及其测试方法
CN107507777A (zh) * 2016-06-14 2017-12-22 台湾积体电路制造股份有限公司 串联（in‑line）器件电性能测算方法及其测试结构
CN111798801A (zh) * 2020-05-29 2020-10-20 厦门天马微电子有限公司 显示面板及其驱动方法和驱动电路

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462497B2 (en) * 2005-09-14 2008-12-09 Semiconductor Manufacturing International (Shanghai) Corporation Method and system for derivation of breakdown voltage for MOS integrated circuit devices
US20080176345A1 (en) * 2007-01-19 2008-07-24 Texas Instruments Inc. Ebeam inspection for detecting gate dielectric punch through and/or incomplete silicidation or metallization events for transistors having metal gate electrodes
US8113412B1 (en) 2011-05-13 2012-02-14 Taiwan Semiconductor Manufacturing Company, Ltd Methods for detecting defect connections between metal bumps
CN103094141B (zh) * 2011-10-28 2016-02-10 上海华虹宏力半导体制造有限公司 一种pn结器件铝穿通的判定方法
CN103904000B (zh) * 2014-03-20 2016-08-03 上海华力微电子有限公司 采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法
US9496394B2 (en) 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
CN106098583B (zh) * 2016-08-19 2018-09-18 上海华力微电子有限公司 针对多晶硅氧化物栅极缺失的电子束扫描检测方法
US10510623B2 (en) 2017-12-27 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Overlay error and process window metrology

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW402769B (en) * 1998-06-13 2000-08-21 Samsung Electronics Co Ltd Apparatus and method for contact failure inspection in semiconductor devices
US6198299B1 (en) * 1998-08-27 2001-03-06 The Micromanipulator Company, Inc. High Resolution analytical probe station
JP3749107B2 (ja) * 1999-11-05 2006-02-22 ファブソリューション株式会社 半導体デバイス検査装置
DE10103061B4 (de) * 2001-01-24 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Inspektion der Tiefe einer Öffnung in einer dielektrischen Materialschicht
US6815345B2 (en) * 2001-10-16 2004-11-09 Hermes-Microvision (Taiwan) Inc. Method for in-line monitoring of via/contact holes etch process based on test structures in semiconductor wafer manufacturing
TW200423274A (en) * 2003-04-25 2004-11-01 United Microelectronics Corp Method of measuring a gate channel length of a metal-oxide semiconductor transistor

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395944B (zh) * 2009-03-30 2013-05-11 Hermes Microvision Inc 於一樣品之帶電粒子束檢測中判定缺陷之方法以及系統
CN101877326B (zh) * 2009-04-30 2014-09-24 台湾积体电路制造股份有限公司 集成电路的制造方法
CN103400749A (zh) * 2013-07-23 2013-11-20 上海华力微电子有限公司 Mim电容器件失效分析方法
CN103400749B (zh) * 2013-07-23 2015-12-23 上海华力微电子有限公司 Mim电容器件失效分析方法
CN103871922A (zh) * 2014-02-21 2014-06-18 上海华力微电子有限公司 采用电压衬度测试结构检测多晶硅栅极刻蚀缺陷的方法
CN105301337A (zh) * 2015-12-02 2016-02-03 中国电子科技集团公司第四十一研究所 一种测试集成电路漏电流的系统及其测试方法
CN107507777A (zh) * 2016-06-14 2017-12-22 台湾积体电路制造股份有限公司 串联（in‑line）器件电性能测算方法及其测试结构
CN111798801A (zh) * 2020-05-29 2020-10-20 厦门天马微电子有限公司 显示面板及其驱动方法和驱动电路
CN111798801B (zh) * 2020-05-29 2022-06-24 厦门天马微电子有限公司 显示面板及其驱动方法和驱动电路
US11417276B2 (en) 2020-05-29 2022-08-16 Xiamen Tianma Micro-Electronics Co., Ltd. Display panel, and display driving method and display driving circuit for the same

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