CN101022096A - 液晶显示器的半导体结构及其制作方法 - Google Patents

Abstract

一种半导体结构的制作方法，其先在基板上的有源元件区与储存电容区形成半导体层。形成第一层间介电层以覆盖半导体层。分别在有源元件区与储存电容区上方的第一层间介电层上形成栅极与第一电极。在栅极下方的第一层间介电层作为栅极介电层。进行掺杂工艺以于有源元件区的半导体层中形成源极与漏极。形成第二层间介电层覆盖栅极与第一电极，且于其上形成作为像素电极的图案化导电层。形成图案化的第三层间介电层覆盖图案化导电层，且在第一、第二与第三层间介电层中形成多个接触窗以暴露出源极、漏极、部分图案化导电层与第一电极。于第三层间介电层上形成第二电极电连接第一电极，与源极/漏极导线电连接半导体层与图案化导电层。

Description

液晶显示器的半导体结构及其制作方法

技术领域

本发明涉及一种半导体结构及其制造方法，且特别涉及一种具有多层储存电容器(multi-layer storage capacitor)的半导体结构、像素结构及其制造方法

背景技术

薄膜晶体管(Thin Film Transistor，TFT)为应用于显示器的驱动元件。其中，低温多晶硅(Low Temperature Poly-Silicon，LTPS)薄膜晶体管是一种有别于传统的非晶硅薄膜晶体管的元件。因为低温多晶硅薄膜晶体管的电子迁移率可以达到200cm²/V-sec以上，所以可制作出尺寸更小的薄膜晶体管，进而能增加孔径比(aperture ratio)。由此，可提升显示器亮度并减少电力的消耗。另外，在制作薄膜晶体管的过程中，通常会同时制作储存电容器作为电荷写入用，以改善显示效果。

图1A～1F示出已知一种具有低温多晶硅薄膜晶体管与储存电容器的像素结构的制作流程剖面示意图。请先参照图1A，首先提供基板110，并分别在基板110的有源元件区112以及储存电容区114中形成多晶硅层122、124。于此步骤中是利用第一道光掩模(未示出)进行图案化工艺，而得到上述多晶硅层122、124。

接着，请参照图1B，在基板110上形成栅极绝缘层130覆盖多晶硅层122、124。并且，在多晶硅层122、124上方分别形成栅极142与第一电极144。此步骤中是利用第二道光掩模(未示出)进行图案化工艺，以得到上述栅极142与第一电极144。特别是，如图1B所示，利用栅极142作为掩模进行自行对准掺杂工艺150(self-aligned implant process)，而在多晶硅层122中形成源极122a、漏极122b，且位于源极122a、漏极122b之间为沟道区122c。还可以在多晶硅层122中形成浅掺杂漏极区122d，以降低漏电流的影响。

然后，请参照图1C，于基板110上形成图案化介电层160。在此步骤中是利用第三道光掩模(未示出)进行图案化工艺，以在图案化介电层160中制作接触窗162，而暴露出源极122a、漏极122b。

再来，请参照图1D，在图案化介电层160上制作源极/漏极导线172与第二电极174，此源极/漏极导线172会填入接触窗162而与源极122a、122b电性接触。在此步骤中是利用第四道光掩模(未示出)进行图案化工艺，而得到上述源极/漏极导线172与第二电极174。

继续，请参照图1E，在基板110上形成图案化平坦层180。在此步骤中是利用第五道光掩模(未示出)进行图案化工艺，以在图案化平坦层180中制作接触窗182，而暴露出部分源极/漏极导线172。

之后，请参照图1F，在图案化平坦层180上形成像素电极190，此像素电极190会填入接触窗182中而与源极/漏极导线172接触。在此步骤中是利用第六道光掩模(未示出)进行图案化工艺，以在图案化平坦层180中制作接触窗182，至此完成已知的像素结构100的制作。承上所述，已知制作像素结构100需要六道光掩模，由于光掩模的成本较高，因此，已知的工艺不易降低工艺成本。

另外，请参照图1F，储存电容器195位于基板110的储存电容区114内，其中，多晶硅层124、闸绝缘层130与第一电极144之间构成第一储存电容；第一电极144、图案化介电层160与第二电极174之间构成第二储存电容。请再参照图1B，在进行掺杂工艺150时，位在基板110的储存电容区114的多晶硅层124被第一电极144遮住，而无法对多晶硅层124进行掺杂，这将使得储存电容器195的储存电容无法有效地提升。因此，使用了上述像素结构100的显示器的显示效果也相对较差。

发明内容

有鉴于此，本发明提供一种半导体结构的制作方法，可节省光掩模使用的数量，以降低工艺成本。

本发明提供一种半导体结构，其具有多层储存电容器，可改善储存电容不足的问题。

本发明提供一种像素结构，其所含半导体结构具有多层储存电容器，可改善储存电容不足的问题。

本发明提供一种液晶显示面板，其利用具有多层储存电容器的像素结构，而能改善液晶显示面板的显示效果。

基于上述，本发明提出一种半导体结构的制作方法，其先在基板上形成半导体层，此半导体层位于基板的有源元件区以及储存电容区。形成第一层间介电层以覆盖半导体层。在有源元件区的第一层间介电层上形成栅极，并且在储存电容区的第一层间介电层上形成第一电极。进行掺杂工艺，以于有源元件区的半导体层中形成源极与漏极，而源极与漏极之间为沟道区。形成第二层间介电层覆盖栅极与第一电极。于第二层间介电层上形成图案化导电层，以作为像素电极。形成第三层间介电层覆盖图案化导电层。图案化该第三层间介电层而暴露图案化导电层，并且在第一、第二与第三层间介电层中形成多个接触窗，以暴露出源极、漏极、部分图案化导电层与第一电极。于第三层间介电层上形成第二电极，此第二电极位于第一电极上方且电连接第一电极，以及形成源极/漏极导线，电连接半导体层与图案化导电层。

在本发明的一个实施例中，上述的半导体层与图案化导电层电性耦合为第一电容电极，且第一电极与第二电极电性耦合为第二电容电极。而第一电容电极与第二电容电极构成储存电容。

在本发明的一个实施例中，上述的半导体结构的制作方法还包括于第二电极与源极/漏极导线上形成图案化保护层。

在本发明的一个实施例中，上述的半导体结构的制作方法还包括形成浅掺杂漏极区，此浅掺杂漏极区位于源极与沟道区、以及漏极与沟道区之间。

在本发明的一个实施例中，上述的半导体层的材质例如为多晶硅。

在本发明的一个实施例中，上述的栅极与第一电极的材质例如是选自于钼、钼化钨、铬、钛、铝、铜及其组合。

在本发明的一个实施例中，上述的图案化导电层的材质例如为铟锡氧化物或铟锌氧化物。

在本发明的一个实施例中，上述的第二电极与源极/漏极导线包括由钛/铝/钛或钼/铝/钼所组成的多层金属层。

在本发明的一个实施例中，上述的第一层间介电层、第二层间介电层与第三层间介电层例如为多层结构。

在本发明的一个实施例中，上述的第一层间介电层、第二层间介电层与第三层间介电层的材质例如是选自于氮化硅、氧化硅、氮氧化硅及其组合。

在本发明的一个实施例中，上述的第一层间介电层的厚度例如为500埃～1200埃，第二层间介电层与第三层间介电层的厚度例如为1,000埃～4,000埃。

本发明另提出一种半导体结构，包括半导体层、第一层间介电层、栅极、第一电极、第二层间介电层、图案化导电层、第三层间介电层、多个接触窗、第二电极，以及源极/漏极导线。半导体层设置于基板上，此基板具有有源元件区以及储存电容区，有源元件区中的半导体层包括源极、漏极以及位于源极与漏极之间的沟道区。第一层间介电层覆盖半导体层。栅极位于有源元件区的第一层间介电层上，而第一电极位于储存电容区的第一层间介电层上，且栅极、源极、漏极构成有源元件。第二层间介电层覆盖栅极与第一电极。图案化导电层设置于第二层间介电层上，此图案化导电层是作为像素电极。第三层间介电层覆盖图案化导电层。接触窗设置于第一、第二与第三层间介电层中，以暴露图案化导电层、源极、漏极与第一电极。第二电极与源极/漏极导线设置于第三层间介电层上，此第二电极位于第一电极上方且电连接第一电极，而源极/漏极导线电连接半导体层与图案化导电层。

在本发明的一个实施例中，上述的半导体层与图案化导电层电性耦合为第一电容电极，且第一电极与第二电极电性耦合为第二电容电极。而第一电容电极与第二电容电极构成储存电容。

在本发明的一个实施例中，上述的半导体结构还包括图案化保护层，覆盖于第二电极与源极/漏极导线上。

在本发明的一个实施例中，上述的图案化保护层使用跟第二电极与源极/漏极导线相同的光掩模而形成相同的图形，或使用跟第二电极与源极/漏极导线不同光掩模而形成不同的图形。

在本发明的一个实施例中，上述的图案化导电层还包括接触垫，位于基板的边缘处，而使有源元件电连接到其他的电子构件。

在本发明的一个实施例中，上述的半导体结构还包括浅掺杂漏极区，此浅掺杂漏极区位于源极与沟道区、以及漏极与沟道区之间。

在本发明的一个实施例中，上述的半导体层的材质例如为多晶硅。

在本发明的一个实施例中，上述的栅极与第一电极的材质例如是选自于钼、钼化钨、铬、钛、铝、铜及其组合。

在本发明的一个实施例中，上述的图案化导电层的材质例如为铟锡氧化物或铟锌氧化物。

在本发明的一个实施例中，上述的第二电极与源极/漏极导线例如为由钛/铝/钛或钼/铝/钼所组成的多层金属层。

在本发明的一个实施例中，上述的第一层间介电层、第二层间介电层与第三层间介电层例如为多层结构。

在本发明的一个实施例中，上述的第一层间介电层、第二层间介电层与第三层间介电层的材质例如是选自于氮化硅、氧化硅、氮氧化硅及其组合。

在本发明的一个实施例中，上述的第一层间介电层的厚度例如为500埃～1200埃，第二层间介电层与第三层间介电层的厚度例如为1,000埃～4,000埃。

本发明又提出一种像素结构，适于配置在基板上，像素结构包括有源元件，以及多层储存电容器。此多层储存电容器电连接有源元件，且多层储存电容器包括半导体层、第一电极、像素电极以及第二电极。半导体层设置于基板上。第一电极设置于半导体层的上方。像素电极设置于第一电极的上方。第二电极设置于像素电极的上方。其中，半导体层与像素电极电性耦合为第一电容电极，且第一电极与第二电极电性耦合为第二电容电极，而第一电容电极与第二电容电极构成上述的多层储存电容器。

在本发明的一个实施例中，上述的有源元件例如为低温多晶硅薄膜晶体管。

在本发明的一个实施例中，上述的像素结构还包括图案化保护层覆盖于第二电极上。

在本发明的一个实施例中，上述的图案化保护层使用跟第二电极与源极/漏极导线相同的光掩模而形成相同的图形，或使用跟第二电极与源极/漏极导线不同光掩模而形成不同的图形。

在本发明的一个实施例中，上述的像素结构还包括接触垫位于基板的边缘处，此接触垫与像素电极为相同材质并于同一步骤形成，且通过接触垫而使有源元件电连接到其他的电子构件。

在本发明的一个实施例中，上述的半导体层的材质例如为多晶硅。

在本发明的一个实施例中，上述的第一电极的材质例如是选自于钼、钼化钨、铬、钛、铝、铜及其组合。

在本发明的一个实施例中，上述的像素电极的材质例如是铟锡氧化物或铟锌氧化物。

在本发明的一个实施例中，上述的第二电极例如为由钛/铝/钛或钼/铝/钼所组成的多层金属层。

在本发明的一个实施例中，上述的像素结构还包括第一层间介电层、第二层间介电层，以及第三层间介电层。第一层间介电层位于半导体层与第一电极之间。第二层间介电层位于第一电极与像素电极之间。第三层间介电层位于像素电极与第二电极之间。

在本发明的一个实施例中，上述的第一层间介电层、第二层间介电层与第三层间介电层例如为多层结构。

在本发明的一个实施例中，上述的第一层间介电层、第二层间介电层与第三层间介电层的材质例如是选自于氮化硅、氧化硅、氮氧化硅及其组合。

在本发明的一个实施例中，上述的第一层间介电层的厚度例如为500埃～1200埃，第二层间介电层与第三层间介电层的厚度例如为1,000埃～4,000埃。

本发明再提出一种液晶显示面板，包括薄膜晶体管阵列基板、彩色滤光基板以及液晶层。薄膜晶体管阵列基板，包括多个像素结构，其中每一像素结构包括有源元件，以及多层储存电容器。此多层储存电容器电连接有源元件，且多层储存电容器包括半导体层、第一电极、像素电极以及第二电极。半导体层设置于薄膜晶体管阵列基板上。第一电极设置于半导体层的上方。像素电极设置于第一电极的上方。第二电极设置于像素电极的上方。其中，半导体层与像素电极电性耦合为第一电容电极，且第一电极与第二电极电性耦合为第二电容电极，而第一电容电极与第二电容电极构成上述的多层储存电容器。彩色滤光基板配置于薄膜晶体管阵列基板的对面。液晶层配置于薄膜晶体管阵列基板与彩色滤光基板之间。

在本发明的一个实施例中，上述的彩色滤光基板包括基板、彩色滤光层以及共用电极。彩色滤光层位于基板上。共用电极位于彩色滤光层上，且面对像素电极。

本发明的半导体结构的制作方法仅需使用五道光掩模，相较于已知而言，光掩模使用数量较少，因此可降低工艺成本。并且，所制得的半导体结构以及像素结构具有多层储存电容器，而可以大幅地增加储存电容量。另外，具有本发明的像素结构的液晶显示面板将具有较佳的画面显示效果。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A～1F示出已知一种具有低温多晶硅薄膜晶体管与储存电容器的像素结构的制作流程剖面示意图。

图2A～图2G示出本发明较佳实施例的一种半导体结构的制作方法的流程剖面示意图。

图3示出为本发明较佳实施例的另一种半导体结构的剖面示意图。

图4示出为利用图案化导电层所构成的接触垫而使有源元件电连接到其他的电子构件的剖面示意图。

图5示出为本发明较佳实施例的一种液晶显示面板的剖面示意图。

其中，附图标记说明如下：

100、400：像素结构

110、210、522：基板

112、212：有源元件区

114、214：储存电容区

122、124：多晶硅层

122a、222：源极

122b、224：漏极

122c、226：沟道区

122d、228：浅掺杂漏极区

130：栅极绝缘层

142、242：栅极

144、244：第一电极

150、250：掺杂工艺

160：图案化介电层

162、182、285a、285b、285c：接触窗

172、292：源极/漏极导线

174、294：第二电极

180：图案化平坦层

190：像素电极

195：储存电容器

200、202：半导体结构

216：缓冲层

220：半导体层

230：第一层间介电层

240、410：有源元件

260：第二层间介电层

270：图案化导电层(像素电极)

280：第三层间介电层

300：图案化保护层

310：接触垫

420：多层储存电容器

500：液晶显示面板

510：薄膜晶体管阵列基板

520：彩色滤光基板

524：彩色滤光层

526：共用电极

530：液晶层

具体实施方式

为了改善储存电容不足的问题以及减少半导体结构制作过程中的光掩模使用量，以下提出本发明较佳实施例的半导体结构的制作方法以及所制得的半导体结构、像素结构与液晶显示面板。然而，以下所述仅为本发明的较佳实施方式，并非用以限定本发明。

半导体结构的制作方法

图2A～图2G示出本发明较佳实施例的一种半导体结构的制作方法的流程剖面示意图。

请先参照图2A，在基板210上形成半导体层220，此半导体层220位于基板210的有源元件区212以及储存电容区214。在一个实施例中，此基板210例如是玻璃基板或石英基板。而形成此半导体层220的方法例如是先利用化学气相沉积法在基板210上形成半导体材料层(未示出)，之后，再利用第一道光掩模(未示出)对半导体材料层进行图案化工艺，以制得半导体层220。另外，半导体层的材质例如为多晶硅、非晶硅或是经掺杂的多晶硅。

请继续参照图2A，在另一实施例中，于形成半导体层220之前，可选择性地先在基板210上形成缓冲层216(buffer layer)。此缓冲层216可以避免后续工艺中来自基板210的杂质污染半导体层220。并且，可提升半导体层220与基板210之间的附着性。此缓冲层216的材质例如为氮化硅、氧化硅或其组合。

接着，请参照图2B，形成第一层间介电层230以覆盖半导体层220。在一个实施例中，形成第一层间介电层230的方法例如是化学气相沉积法。并且，可利用不同材质的膜层的相互堆迭，使第一层间介电层230为多层结构，而第一层间介电层230的材质例如是选自于氮化硅、氧化硅、氮氧化硅及其组合。另外，第一层间介电层230的厚度例如为500埃～1200埃，以利于后续形成良好的储存电容。

请再参照图2B，在有源元件区212的第一层间介电层230上形成栅极242，并且在储存电容区214的第一层间介电层230上形成第一电极244。在一个实施例中，形成栅极242与第一电极244的方法例如是先于第一层间介电层230上形成第一导电材料层(未示出)，之后，再利用第二道光掩模对第一导电材料层进行图案化工艺，而制得栅极242与第一电极244。另外，栅极242与第一电极244的材质例如是选自于钼、钼化钨、铬、钛、铝、铜及其组合，组合可为合金或是迭层，以使所制得的栅极242与第一电极244具有良好的导电特性。

请参照图2C，进行掺杂工艺250，以于有源元件区212的半导体层220中形成源极222与漏极224，而源极222与漏极224之间为沟道区226。此掺杂工艺250例如为自行对准掺杂工艺，也就是说，利用栅极242为自行对准掩模，而对于位在有源元件区212的半导体层220进行掺杂。掺杂的离子例如是正型掺杂质(P-type dopant)或是负型掺杂质(n-type dopant)。

请继续参照图2C，在另一实施例中，可以再形成浅掺杂漏极区228，此浅掺杂漏极区228位于源极222与沟道区226、以及漏极224与沟道区226之间。形成此浅掺杂漏极区228的方法例如是将栅极242两端再往栅极242的中心蚀刻一段距离后，再进行另一掺杂工艺(未示出)，以将掺杂质植入源极222与沟道区226之间，以及漏极224与沟道区226之间，而形成浅掺杂漏极区228。

接着，请参照图2D，形成第二层间介电层260覆盖栅极242与第一电极244。在一个实施例中，形成第二层间介电层260的方法例如是化学气相沉积法。同样地，可利用不同材质的膜层的相互堆迭，使第二层间介电层260为多层结构，而第二层间介电层260的材质例如是选自于氮化硅、氧化硅、氮氧化硅及其组合。另外，第二层间介电层260的厚度例如为1,000埃～4,000埃，以利于后续形成良好的储存电容。

请再参照图2D，于第二层间介电层260上形成图案化导电层270以作为像素电极。在一个实施例中，形成图案化导电层的方法例如是利用溅镀法，先第二层间介电层260上形成透明导电层(未示出)。之后，再利用第三道光掩模(未示出)对透明导电层进行图案化工艺，以制得上述的图案化导电层270。另外，图案化导电层270的材质例如为铟锡氧化物或铟锌氧化物。

接着，请参照图2E，形成第三层间介电层280覆盖图案化导电层270。在一个实施例中，形成第三层间介电层280的方法例如是化学气相沉积法。类似地，可利用不同材质的膜层的相互堆迭，使第三层间介电层280为多层结构，而第三层间介电层280的材质例如是选自于氮化硅、氧化硅、氮氧化硅及其组合。另外，第三层间介电层280的厚度例如为1,000埃～4,000埃，以利于后续形成良好的储存电容。

继续，请参照图2F，图案化该第三层间介电层280而暴露图案化导电层270，并且在第一、第二与第三层间介电层230、260、280中形成多个接触窗285a、285b、285c，以暴露出源极222、漏极224、部分图案化导电层270与第一电极244。值得注意的是，在此步骤中，利用第四道光掩模进行图案化工艺，而制作上述的图案化的第三层间介电层280。

特别是，由于第一、第二、第三层间介电层230、260、280可以为多层结构，也就是说，利用不同的材质所形成的多层膜层。并且，利用第四道光掩模图案的设计，以及不同材料之间蚀刻选择比不同的特性，可使制作出的各个接触窗285a、285b、285c的深度不同，而达到分别曝露出源极222、漏极224、部分图案化导电层270与第一电极244的效果。

之后，请参照图2G，于第三层间介电层280上形成第二电极294，此第二电极294位于第一电极244上方且电连接第一电极244，以及形成源极/漏极导线292，电连接半导体层220与图案化导电层270。在一个实施例中，形成第二电极294与源极/漏极导线292的方法例如是先于第三层间介电层280上形成第二导电材料层(未示出)，之后，再利用第五道光掩模对第二导电材料层进行图案化工艺，而制得源极/漏极导线292与第二电极294。另外，第二电极294与源极/漏极导线292可以是由钛/铝/钛或钼/铝/钼所组成的多层金属层，以提升其导电特性。

在另一实施例中，可以于第二电极294与源极/漏极导线292上形成图案化保护层300(参见后续图3的说明)，以防止第二电极294与源极/漏极导线292受到损伤，此图案化保护层300可以与第二电极294与源极/漏极导线292使用同一张光掩模而形成相同的图形。或者，可使用各自的光掩模，形成不同的图形。

经由上述的图2A～图2G的步骤，可制得具有多层储存电容器的半导体结构200。特别是，上述的半导体结构的制作方法仅需五道光掩模，因此可降低工艺成。以下将继续说明此半导体结构200。

半导体结构

请继续参照图2G，此半导体结构200包括半导体层220、第一层间介电层230、栅极242、第一电极244、第二层间介电层260、图案化导电层270、第三层间介电层280、多个接触窗285a、285b、285c、第二电极294，以及源极/漏极导线292。

如图2G所示，半导体层220设置于基板210上，此基板210具有有源元件区212以及储存电容区214，有源元件区212中的半导体层220包括源极222、漏极224以及位于源极222与漏极224之间的沟道区226。第一层间介电层230覆盖半导体层220。栅极242位于有源元件区212的第一层间介电层230上，而第一电极244位于储存电容区214的第一层间介电层230上，且栅极242、源极222、漏极224构成有源元件240。第二层间介电层260覆盖栅极242与第一电极244。图案化导电层270设置于第二层间介电层260上，此图案化导电层270是作为像素电极。第三层间介电层280覆盖图案化导电层270。接触窗285a、285b、285c设置于第一、第二与第三层间介电层230、260、280中，以暴露图案化导电层270、源极222、漏极224与第一电极244。第二电极294与源极/漏极导线292设置于第三层间介电层280上，此第二电极294位于第一电极244上方且电连接第一电极244，而源极/漏极导线292电连接半导体层220与图案化导电层270。

此半导体结构200中，也可以在基板210与半导体层220之间形成缓冲层216，以避免来自基板210的杂质污染半导体层220。

值得注意的是，上述的半导体层220与图案化导电层270电性耦合为第一电容电极，且第一电极244与第二电极294电性耦合为第二电容电极，而第一电容电极与第二电容电极构成储存电容。

更详细而言，请参照图2G，通过接触窗285a、285b的设置，使得半导体层220通过源极/漏极导线292而与图案化导电层270电连接。因此，半导体层220与图案化导电层270具有相同的第一电位。

另外，通过接触窗285c，使得第一电极244与第二电极294电连接。因此，第一电极244与第二电极294具有相同的电位。

也就是说，参照基板210的储存电容区214的储存电容器的结构可知，半导体层220、第一层间介电层230与第一电极244构成第一层电容；第一电极244、第二层间介电层260与图案化导电层270(即像素电极)构成第二层电容；图案化导电层270、第三层间介电层280与第二电极294构成第三层电容。

承上所述，此半导体结构200具有多层储存电容，即使如图2C所示，在进行掺杂工艺250时未能对储存电容区214中的半导体层220进行掺杂，制作完成的半导体结构200仍具有较大的储存电容量。

至于此半导体结构200的各膜层的材质、厚度已于上述此半导体结构200的制作方法中所述，所以在此不予以重述。

图3示出为本发明较佳实施例的另一种半导体结构的剖面示意图。请参照图3，此半导体结构202与图2G所示出的半导体结构200相似，类似的元件标示以相同的标号，两者不同的处仅在于如图3所示出的半导体结构202还包括了图案化保护层300。

更详细而言，半导体结构202可以还包括图案化保护层300，覆盖于第二电极294与源极/漏极导线292上。由此，可以避免第二电极294与源极/漏极导线292受到损伤。此图案化保护层300可以与第二电极294与源极/漏极导线292使用同一张光掩模，而形成相同的图形。或者，可使用各自的光掩模，形成不同的图形。

另外，如图2G所示的半导体结构200可通过在源极/漏极导线292上进一步拉出引线，例如是数据线(未示出)，而使有源元件240电连接到其他的电子构件(如接触垫)。然而，如图3所示出的半导体结构202虽不能从源极/漏极导线292上直接拉出引线，但是，由于源极/漏极导线292是与图案化导电层270电连接，所以，通过图案化导电层270所构成的接触垫，也可以使有源元件240与其他的电子构件电连接。

图4示出为利用图案化导电层所构成的接触垫而使有源元件电连接到其他的电子构件的剖面示意图。请同时参照图3与图4，上述的半导体结构202可以还包括接触垫310，此接触垫310位于基板210的边缘处，接触垫310与图案化导电层270为相同材质并于同一步骤制作而成。因此，图案化保护层300的设置并不会影响此半导体结构202的后续制作。

上述的半导体结构200、202由于具有多层储存电容，由此可以大幅地增加储存电容量。将上述的半导体结构使用于显示器中，可作为显示器的像素结构，以进行画面的显示操作，以下将继续说明此像素结构、与具有此像素结构的液晶显示面板。

液晶显示面板

图5示出为本发明较佳实施例的一种液晶显示面板的剖面示意图。请参照图5，此液晶显示面板500包括薄膜晶体管阵列基板510、彩色滤光基板520以及液晶层530。薄膜晶体管阵列基板510包括多个像素结构400，其中每一像素结构400包括有源元件410，以及多层储存电容器420。此像素结构400中与上述半导体结构200、202相同的构件，标示以相同的标号。

此多层储存电容器420电连接有源元件410，且多层储存电容器420包括半导体层220、第一电极244、像素电极270以及第二电极294。半导体层220设置于薄膜晶体管阵列基板510上。第一电极244设置于半导体层220的上方。像素电极270设置于第一电极244的上方。第二电极294设置于像素电极270的上方。其中，半导体层220与像素电极270电性耦合为第一电容电极，且第一电极244与第二电极294电性耦合为第二电容电极，而第一电容电极与第二电容电极构成多层储存电容器420。彩色滤光基板520配置于薄膜晶体管阵列基板510的对面。液晶层530配置于薄膜晶体管阵列基板510与彩色滤光基板520之间。

此像素结构400与上述的半导体结构200、202类似，在此不予以详述其结构。由于此像素结构400具有多层储存电容器420，因此，此像素结构400具有较大的储存电容，也就是说，可使画面显示较为稳定，也就是液晶显示面板500会具有较佳的显示效果。

在一个实施例中，彩色滤光基板520包括基板522、彩色滤光层524以及共用电极526。彩色滤光层524位于基板522上。共用电极526位于彩色滤光层524上，且面对像素电极270。通过有源元件410的操作，可使像素电极270与共用电极526之间产生电压差，而驱动液晶层530中的液晶分子偏转，而进行画面的显示。

像素结构

本发明又提出如图5所示出的像素结构400，详细的结构已于上所述，因此不再予以重述。特别是，此像素结构400并非仅能使用于上述的液晶显示面板500中，其也可应用于有机电激发光显示器(OLED)、等离子显示器(PDP)或其他显示装置中。

请参照图5，有源元件410例如为低温多晶硅薄膜晶体管，由此，可提升操作速度与稳定性。同样地，此像素结构也可以如图3所示出的半导体结构202一样，还包括图案化保护层300覆盖于第二电极294上。

在具有图案化保护层300的情形时，并不会影响有源元件410与外部的电子元件的电连接。也就是说，如图4所示出，可利用图案化导电层270所构成的接触垫310，而使有源元件240电连接到其他的电子构件。

上述的像素结构400还包括第一层间介电层230、第二层间介电层260，以及第三层间介电层280。第一层间介电层230位于半导体层220与第一电极244之间。第二层间介电层260位于第一电极244与像素电极270之间。第三层间介电层280位于像素电极270与第二电极294之间。

也就是说，半导体层220、第一层间介电层230与第一电极244构成第一层电容；第一电极244、第二层间介电层260与像素电极270构成第二层电容；像素电极270、第三层间介电层280与第二电极294构成第三层电容。关于第一层间介电层230、第二层间介电层260与第三层间介电层280的材质、构成已于上所述，在此不予以重述。

综上所述，本发明的半导体结构的制作方法、半导体结构、像素结构以及液晶显示面板具有下列优点：

此半导体结构的制作方法仅需使用五道光掩模，可减少光掩模的使用数量，进而降低工艺成本。并且，由于半导体结构以及像素结构具有多层储存电容器，由此可以大幅地增加储存电容量。所以，使用了此像素结构的液晶显示面板具有较佳的画面显示效果。

虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (41)

1.一种半导体结构的制作方法，包括：

在基板上形成半导体层，所述半导体层位于所述基板的有源元件区以及储存电容区；

形成第一层间介电层以覆盖所述半导体层；

在所述有源元件区的所述第一层间介电层上形成栅极，并且在所述储存电容区的所述第一层间介电层上形成第一电极；

进行掺杂工艺，以于所述有源元件区的所述半导体层中形成源极与漏极，而所述源极与所述漏极之间为沟道区；

形成第二层间介电层覆盖所述栅极与所述第一电极；

在所述第二层间介电层上形成图案化导电层，以作为像素电极；

形成第三层间介电层覆盖所述图案化导电层；

图案化所述第三层间介电层，暴露所述图案化导电层，并且在所述第一、第二与第三层间介电层中形成多个接触窗，以暴露出所述源极、所述漏极、部分所述图案化导电层与所述第一电极；以及

在所述第三层间介电层上形成第二电极，位于所述第一电极上方且电连接所述第一电极，以及形成源极/漏极导线，电连接所述半导体层与所述图案化导电层。

2.如权利要求1所述的半导体结构的制作方法，其中所述半导体层与所述图案化导电层电性耦合为第一电容电极，且所述第一电极与所述第二电极电性耦合为第二电容电极。

3.如权利要求2所述的半导体结构的制作方法，其中所述第一电容电极与所述第二电容电极构成储存电容。

4.如权利要求1所述的半导体结构的制作方法，还包括在所述第二电极与所述源极/漏极导线上形成图案化保护层。

5.如权利要求1所述的半导体结构的制作方法，还包括形成浅掺杂漏极区，位于所述源极与所述沟道区、以及所述漏极与所述沟道区之间。

6.如权利要求1所述的半导体结构的制作方法，其中，所述半导体层的材质包括多晶硅。

7.如权利要求1所述的半导体结构的制作方法，其中，所述栅极与所述第一电极的材质是选自于钼、钼化钨、铬、钛、铝、铜及其组合。

8.如权利要求1所述的半导体结构的制作方法，其中，所述图案化导电层的材质包括铟锡氧化物或铟锌氧化物。

9.如权利要求1所述的半导体结构的制作方法，其中，所述第二电极与所述源极/漏极导线包括由钛/铝/钛或钼/铝/钼所组成的多层金属层。

10.如权利要求1所述的半导体结构的制作方法，其中，所述第一层间介电层、所述第二层间介电层与所述第三层间介电层包括多层结构。

11.如权利要求1所述的半导体结构的制作方法，其中，所述第一层间介电层、所述第二层间介电层与所述第三层间介电层的材质是选自于氮化硅、氧化硅、氮氧化硅及其组合。

12.如权利要求1所述的半导体结构的制作方法，其中，所述第一层间介电层的厚度包括500埃～1200埃，所述第二层间介电层与所述第三层间介电层的厚度包括1,000埃～4,000埃。

13.一种半导体结构，包括：

半导体层，设置于基板上，所述基板具有有源元件区以及储存电容区，所述有源元件区中的所述半导体层包括源极、漏极以及位于所述源极与所述漏极之间的沟道区；

第一层间介电层，覆盖所述半导体层；

栅极与第一电极，所述栅极位于所述有源元件区的所述第一层间介电层上，而所述第一电极位于所述储存电容区的所述第一层间介电层上，且所述栅极、所述源极、所述漏极构成有源元件；

第二层间介电层，覆盖所述栅极与所述第一电极；

图案化导电层，设置于所述第二层间介电层上，所述图案化导电层是作为像素电极；

第三层间介电层，覆盖所述图案化导电层；

多个接触窗，设置于所述第一、第二与第三层间介电层中，暴露所述图案化导电层、所述源极、所述漏极与所述第一电极；以及

第二电极与源极/漏极导线，设置于所述第三层间介电层上，所述第二电极位于所述第一电极上方且电连接所述第一电极，而所述源极/漏极导线电连接所述半导体层与所述图案化导电层。

14.如权利要求13所述的半导体结构，其中所述半导体层与所述图案化导电层电性耦合为第一电容电极，且所述第一电极与所述第二电极电性耦合为第二电容电极。

15.如权利要求14所述的半导体结构，其中所述第一电容电极与所述第二电容电极构成储存电容。

16.如权利要求13所述的半导体结构，还包括图案化保护层，覆盖于所述第二电极与所述源极/漏极导线上。

17.如权利要求16所述的半导体结构，其中所述图案化保护层使用跟第二电极与源极/漏极导线相同的光掩模而形成相同的图形，或使用跟第二电极与源极/漏极导线不同光掩模而形成不同的图形。

18.如权利要求16所述的半导体结构，所述图案化导电层还包括接触垫，位于所述基板的边缘处，而使有源元件电连接到其他的电子构件。

19.如权利要求13所述的半导体结构，还包括浅掺杂漏极区，位于所述源极与所述沟道区、以及所述漏极与所述沟道区之间。

20.如权利要求13所述的半导体结构，其中，所述半导体层的材质包括多晶硅。

21.如权利要求13所述的半导体结构，其中，所述栅极与所述第一电极的材质是选自于钼、钼化钨、铬、钛、铝、铜及其组合。

22.如权利要求13所述的半导体结构，其中，所述图案化导电层的材质包括铟锡氧化物或铟锌氧化物。

23.如权利要求13所述的半导体结构，其中，所述第二电极与所述源极/漏极导线包括由钛/铝/钛或钼/铝/钼所组成的多层金属层。

24.如权利要求13所述的半导体结构，其中，所述第一层间介电层、所述第二层间介电层与所述第三层间介电层包括多层结构。

25.如权利要求13所述的半导体结构，其中，所述第一层间介电层、所述第二层间介电层与所述第三层间介电层的材质是选自于氮化硅、氧化硅、氮氧化硅及其组合。

26.如权利要求13所述的半导体结构，其中，所述第一层间介电层的厚度包括500埃～1200埃，所述第二层间介电层与所述第三层间介电层的厚度包括1,000埃～4,000埃。

27.一种像素结构，适于配置在基板上，所述像素结构包括：

有源元件；以及

多层储存电容器，电连接所述有源元件，所述多层储存电容器包括：

半导体层，设置于所述基板上；

第一电极，设置于所述半导体层的上方；

像素电极，设置于所述第一电极的上方；

第二电极，设置于所述像素电极的上方；

其中，所述半导体层与所述像素电极电性耦合为第一电容电极，且所述第一电极与所述第二电极电性耦合为第二电容电极，而所述第一电容电极与所述第二电容电极构成所述多层储存电容器。

28.如权利要求27所述的像素结构，其中，所述有源元件包括低温多晶硅薄膜晶体管。

29.如权利要求27所述的像素结构，还包括图案化保护层，覆盖于所述第二电极上。

30.如权利要求29所述的半导体结构，其中所述图案化保护层使用跟第二电极与源极/漏极导线相同的光掩模而形成相同的图形，或使用跟第二电极与源极/漏极导线不同光掩模而形成不同的图形。

31.如权利要求29所述的像素结构，还包括接触垫，位于基板的边缘处，所述接触垫与像素电极为相同材质并于同一步骤形成，且通过所述接触垫而使有源元件电连接到其他的电子构件。

32.如权利要求27所述的像素结构，其中，所述半导体层的材质包括多晶硅。

33.如权利要求27所述的像素结构，其中，所述第一电极的材质是选自于钼、钼化钨、铬、钛、铝、铜及其组合。

34.如权利要求27所述的像素结构，其中，所述像素电极的材质包括铟锡氧化物或铟锌氧化物。

35.如权利要求27所述的像素结构，其中，所述第二电极包括由钛/铝/钛或钼/铝/钼所组成的多层金属层。

36.如权利要求27所述的像素结构，还包括：

第一层间介电层，位于所述半导体层与所述第一电极之间；

第二层间介电层，位于所述第一电极与所述像素电极之间；以及

第三层间介电层，位于所述像素电极与所述第二电极之间。

37.如权利要求36项所述的像素结构，其中，所述第一层间介电层、所述第二层间介电层与所述第三层间介电层包括多层结构。

38.如权利要求36所述的像素结构，其中，所述第一层间介电层、所述第二层间介电层与所述第三层间介电层的材质是选自于氮化硅、氧化硅、氮氧化硅及其组合。

39.如权利要求36所述的像素结构，其中，所述第一层间介电层的厚度包括500埃～1200埃，所述第二层间介电层与所述第三层间介电层的厚度包括1,000埃～4,000埃。

40.一种液晶显示面板，包括：

薄膜晶体管阵列基板，包括多个像素结构，其中每一像素结构包括：

有源元件；以及

多层储存电容器，电连接所述有源元件，所述多层储存电容器包括：

半导体层，设置于所述薄膜晶体管阵列基板上；

第一电极，设置于所述半导体层的上方；

像素电极，设置于所述第一电极的上方；

第二电极，设置于所述像素电极的上方；

其中，所述半导体层与所述像素电极电性耦合为第一电容电极，且所述第一电极与所述第二电极电性耦合为第二电容电极，而所述第一电容电极与所述第二电容电极构成所述多层储存电容器；

彩色滤光基板，配置于所述薄膜晶体管阵列基板的对面；以及

液晶层，配置于所述薄膜晶体管阵列基板与所述彩色滤光基板之间。

41.如权利要求40所述的液晶显示面板，其中，所述彩色滤光基板包括：

基板；

彩色滤光层，位于所述基板上；以及

共用电极，位于所述彩色滤光层上，且面对所述像素电极。

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