CN111952264B - 半导体元件和其裂缝检测方法 - Google Patents

半导体元件和其裂缝检测方法 Download PDF

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Abstract

本申请公开一种半导体元件和其裂缝检测方法。该半导体元件，包括：一第一导电层；一第二导电层，位于该第一导电层上方；一隔离层，位于该第一导电层和该第二导电层之间；以及一晶体管，耦合到该第一导电层。该第一导电层、该第二导电层、该隔离层以及该晶体管一起形成一裂缝检测结构。

Description

半导体元件和其裂缝检测方法
技术领域
本申请主张2019/05/15申请的美国正式申请案第16/412,983号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本申请公开一种半导体元件，特而言的，本申请公开一种半导体元件，其具有检测裂缝的结构。本申请还公开一种方法，其可在一半导体元件中检测一裂缝。
背景技术
半导体元件已使用于各种电子应用，例如：一部个人计算机、一支手机、一台数码相机以及其他电子设备。在生产和(或)操作该半导体元件期间，一裂缝可能发生或延伸于该半导体元件中。因此，在改进品质、产量以及可靠性方面仍存在挑战。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明本申请公开的标的，不构成本申请公开的现有技术，且上文的“现有技术”的任何说明均不应作为本申请的任一部分。
发明内容
本申请公开一种半导体元件，包括：一第一导电层；一第二导电层，位于该第一导电层上方；一隔离层，位于该第一导电层和该第二导电层之间；以及一晶体管，耦合到该第一导电层。该第一导电层、该第二导电层、该隔离层以及该晶体管一起形成一裂缝检测结构。
本申请另公开一种半导体元件，包括：一基部；一绝缘层，位于该基部上方，并具有两个端部；一第一掺杂区域，在该基部中形成，并且位于该绝缘层末端；一第二掺杂区域，在该基部中形成，并且位于该绝缘层的另一端，并与该第一掺杂区域相对；一控制结构，位于该绝缘层上方；一第一导电层，位于该控制结构上方，并且耦合到该第一掺杂区域；一第二导电层，位于该第一导电层上方；以及一隔离层，位于该第一导电层和该第二导电层之间。
本申请另公开一种半导体元件，包括：一基部；一绝缘层，位于该基部上方，并且具有两个端部；一第一掺杂区域，在该基部中形成，并且位于该绝缘层两端的一端；一第二掺杂区域，在该基部中形成，且位于该绝缘层两端的另一端，并与该第一掺杂区域相对；一控制结构，位于该绝缘层上方；一第一导电层，位于该控制结构上方，并且耦合到该控制结构；一第二导电层，位于该第一导电层上方；以及一隔离层，位于该第一导电层和该第二导电层之间。
本申请另公开一种裂缝检测方法，包括：提供一半导体元件；耦合一测试电路与一控制电路到该半导体元件；将该测试电路的一预定电压和该控制电路的一栅极电压，施加到该半导体元件；以及从该测试电路测量一信号。该半导体元件包括：一第一导电层；一第二导电层，位于该第一导电层上方；一隔离层，位于该第一导电层与该第二导电层之间；以及一晶体管，耦合到该第一导电层。该第一导电层、该第二导电层、该隔离层以及该晶体管一起形成一裂缝检测结构。
由于该半导体元件的设计，可以检测一裂缝电气，因此可以改善制造该半导体元件的效率。此外，该电气裂缝检测能力应用于该半导体元件，也可用于检测难以通过目视检查检测的潜在损伤。
上文已相当广泛地概述本申请的技术特征及优点，从而使下文的本申请详细描述得以获得较佳了解。构成本申请的权利要求标的的其它技术特征及优点将描述于下文。本申请所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本申请相同的目的。本申请所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本申请的精神和范围。面已经相当广泛地概述了本申请公开的特征和技术优点，以便可以更好地理解随后的本申请公开的详细描述。以下将描述本申请公开的附加特征和优点，并形成本申请公开的权利要求的主题。本领域技术人员应该理解，所公开的概念和具体实施例可以容易地用作修改或设计用于实现本申请公开的相同目的的其他结构或过程的基础。本领域技术人员还应该认识到，这种等同构造不脱离所附权利要求中阐述的本申请公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请的公开内容，附图中相同的元件符号是指相同的元件。
图1A至图1C是剖面示意图和电路图，例示本申请实施例的一半导体元件；
图2A和图2B是剖面图和电路图，例示本申请实施例的一半导体元件；以及
图3是流程图，例示本申请实施例的一种裂缝检测方法。
其中，附图标记说明如下：
1 半导体元件
10 基部
11 絶缘层
12 掺杂区域
13 掺杂区域
14 控制结构
15 间隔物
16 间隔物
17 遮罩层
18 隔离结构
19 隔离结构
21 第一导电层
22 第二导电层
23 插头
24 插头
25 端子
26 端子
31 隔离层
32 隔离层
33 隔离层
34 隔离层
35 隔离层
36 密封层
40 电源
50 信号检测器
51 第一端子
52 第二端子
60 电压源
99 裂缝
111 端部
112 端部
121 轻掺杂区域
122 重掺杂区域
131 轻掺杂区域
132 重掺杂区域
141 掺杂层
142 金属层
171 端部
172 端部
401 正端子
402 负端子
S02 步骤
S04 步骤
S06 步骤
S08 判断
S10 结果
S12 结果
V 电压
Z 方向
具体实施方式
本申请公开的以下说明伴随并入且组成说明书的一部分的附图，说明本申请公开实施例，然而本申请公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”，“实施例”，“例示实施例”，“其他实施例”，“另一实施例”等是指本申请所描述的实施例可包含特定特征，结构或是特性，然而并非每一实施例必须包含该特定特征，结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
本申请涉及一种半导体元件，其具有裂缝检测结构；以及一种半导体元件的裂缝检测方法。本申请涉及一种具有裂缝检测结构的半导体元件和一种半导体元件的裂缝检测方法。为了使本申请公开完全易于理解，在以下描述中提供了详细的步骤和结构。显然，本申请公开的实现不限制本领域技术人员已知的特定细节。另外，没有详细描述已知的结构和步骤，以免不必要地限制本申请公开。本申请的优选实施例详述如下。然而，除了实施方式之外，本申请亦可广泛实施于其他实施例中，本申请的范围不限于实施方式的内容，而是由权利要求定义。
在本申请公开的描述中，上方(或向上)对应于方向Z的箭头方向，并且下方(或向下)对应于方向Z的箭头的相反方向。
制造半导体元件中的一个问题是有一裂缝的存在。一裂缝可以形成各种结构，包括：一裂痕、一断裂和造成一错位；并且一些裂缝在该半导体元件中形成，经普通的目视检查可能很难检测到。此外，在该半导体元件的制造期间或在用户操作期间，一裂缝可能形成或扩大，并且最终可能导致该半导体元件失效。
图1A是剖面示意图，例示本申请实施例的一半导体元件。例如，该半导体元件1包括：一基部10、一绝缘层11、一掺杂区域12、一掺杂区域13、一控制结构14、一间隔物15、一间隔物16、一遮罩层17、一隔离结构18、一隔离结构19、一导电层21、一导电层22、一插头23、一插头24、一端子25、一端子26、一隔离层31、一隔离层32、一隔离层33、一隔离层34、一隔离层35以及一密封层36。
该基部10由以下材料形成，例如：硅(Si)、掺杂硅、绝缘体上覆硅(SOI)、蓝宝石上覆硅(SOS)、绝缘体上覆硅锗(SGOI)、碳化硅(SiC)、锗材料(Ge)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)或任何其他IV-IV、III-V或II-VI半导体材料。在所示实施例中，该基部10由p型硅构成，其适用于一n型金属氧化物半导体场效应晶体管(MOSFET)。或者，例如，在另一实施例中，该基部10由n型硅构成。
该绝缘层11位于该基板10上方。在一些实施例中，该绝缘层11位于该基板10上。该绝缘层11由以下形成，例如：氧化硅、氮氧化硅(SiON)、钛酸锶钡(BST)、锆钛酸铅(PZT)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化铪(HfO2)或氧化锆(ZrO2)。在所示实施例中，该绝缘层11是由氧化硅形成。该绝缘层11包括两个端部111、112。或者，例如，在另一个实施例中，该绝缘层11由氧化铪形成。
该两个掺杂区域12、13可以被称为一第一掺杂区域和一第二掺杂区域。这包括实施例中该掺杂区域12被称为该第一掺杂区域，以及该掺杂区域13被称为该第二掺杂区域，反之亦然。
该两个掺杂区域12、13分别在该基板10中形成。在所示实施例中，该掺杂区域12、13分别在该基板10中形成，并且与该绝缘层11的两个端部111、112相邻。该掺杂区域12与该掺杂区域13不同，该绝缘层11位于它们之间。
该两个掺杂区域12、13是有掺杂，例子中，与形成该基部10的一掺杂剂不同。在所示实施例中，该两个掺杂区域12、13由磷(P)掺杂。或者，例如，在另一实施例中，该两个掺杂区域12、13由硼(B)掺杂。
该掺杂区域12包括：一轻掺杂区域121和一重掺杂区域122。该掺杂区域13包括：一轻掺杂区域131和一重掺杂区域132。该两个掺杂区域12、13的该两个轻掺杂区域121、131，分别在该基部10中形成，并且与该绝缘层11的两个端部111、112对应相邻。该掺杂区域12的该重掺杂区域122，在该基部10中形成，并且与该掺杂区域12的该轻掺杂区域121相邻。该掺杂区域13的重掺杂区域132，在该基部10中形成，并且与该掺杂区域13的轻掺杂区域131相邻。该两个掺杂区域12、13的该两个重掺杂区域122、132的掺杂剂浓度大于该两个掺杂区域12、13的该两个轻掺杂区域121、131的掺杂剂浓度。在所示实施例中，该两个掺杂区域12、13的该两个轻掺杂区域121、131的掺杂剂浓度约为1013/cm2，以及该两个掺杂区域12、13的该两个重掺杂区域122、132的掺杂剂浓度约为1015/cm2。该两个掺杂区域12、13的该两个轻掺杂区域121、131可以减轻该热电子效应。
该控制结构14设置在一绝缘层11上方。在所示实施例中，该控制结构14设置在该绝缘层11上，并且与该基部10相对。该控制结构14不与该两个掺杂区域12、13相对。该控制结构14包括：一掺杂层141以及一金属层142。该掺杂层141，设置在该绝缘层11上。该金属层142，设置在该掺杂层141上，且相对于该绝缘层11，以及该掺杂层141介于它们之间。
该掺杂层141由以下形成，例如：多晶硅。在所示实施例中，该掺杂层141，由掺杂磷的多晶硅形成。该金属层142由以下金属硅化物形成，例如：硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽或硅化钨。在所示实施例中，该金属层142，由硅化钨形成。或者，例如，在另一实施例中，该掺杂层141，由氮化钛(TiN)形成，该金属层142，由氮化钽(TaN)形成。
该两个间隔物15、16，可以被称为一第一间隔物和一第二间隔物。在包括所示实施例中，该间隔物15被称为该第一间隔物，以及该间隔物16被称为该第二间隔物，或者反之亦然。
该两个间隔物15、16，分别连接到该控制结构14的侧壁。该间隔物15与该间隔物16相对，且该控制结构14介于它们之间。该两个间隔物15、16的一底表面分别接触该两个掺杂区域12、13的该两个轻掺杂区域121、131。
该两个间隔物15、16由以下一绝缘材料形成，例如：氧化硅或氮化硅。在所示实施例中，该两个间隔物15、16由氧化硅形成。该两个间隔物15、16可用于隔离该控制结构14和该两个掺杂区域12、13。
该遮罩层17，设置在该控制结构14上方。在所示实施例中，该遮罩层17，设置在该金属层142和该两个间隔物15、16上，并且与该掺杂层141相对。该遮罩层17覆盖该两个间隔物15、16和该控制结构14。该遮罩层17，覆盖该两个间隔物15、16和该控制结构14。该遮罩层17包括两个端部171、172。该遮罩层17的该两个端部171、172分别接触该两个掺杂区域12、13。
该遮罩层17由一绝缘材料形成，例如：氧化硅或氮化硅。在所示实施例中，该遮罩层17，由氮化硅形成。
该基部10、该绝缘层11、该两个掺杂区域12、13以及该控制结构14一起形成一n型MOSFET。该两个掺杂区域12、13分别作为该n型MOSFET的一源极和一漏极。在所示实施例中，该掺杂区域13，作为该n型MOSFET的该源极，以及该掺杂区域12，作为该n型MOSFET的该漏极。该控制结构14，作为该n型MOSFET的一栅极。当一正电压施加到该控制结构14(栅极)，在该基部10中形成一通道，且在该掺杂区域13(源极)中的一自由电子可介由该通道穿过该基部10，并到达该掺杂区域12(漏极)，并且形成一电流，而呈献一电压差在该两个掺杂区域12、13之间。当施加该电压为零时，在该基部10中没有形成通道；因此，将不会有电流形成，在该两个掺杂区域12、13之间。于是，该控制结构14，可以作为一开关，通过控制该施加电压来控制该n型MOSFET的操作模式(开/关)。或者，该n型MOSFET可以是一互补金属氧化物半导体场效应晶体管(CMOSFET)的一部分。
该两个隔离结构18、19可以称为一第一隔离结构和一第二隔离结构。在包括所示实施例中，该隔离结构18称为该第一隔离结构，以及该隔离结构19称为该第二隔离结构，或者，反之亦然。
该两个隔离结构18、19分别与该两个掺杂区域12、13相邻。在所示实施例中，该两个隔离结构18、19分别与该两个掺杂区域12、13的该两个重掺杂区域122、132相邻。该两个隔离结构18、19分别与该两个掺杂区域12、13的该两个轻掺杂区域121、131相对。
该两个隔离结构18、19由一绝缘材料形成，例如：氧化硅或氮化硅。在所示实施例中，该两个隔离结构18、19由氧化硅形成。
该两个导电层21、22可以称为一第一导电层以及一第二导电层。在包括所示实施例中，该导电层21称为该第一导电层，以及该导电层22称为该第二导电层，或者反之亦然。此外，该两个连接插头23、24可以称为一第一连接插头和一第二连接插头。这包括所示实施例中，该连接插头23称为该第一连接插头，以及该连接插头24称为该第二连接插头，或者反之亦然。
该导电层21设置在该基板10上方，且电气耦合到该n型MOSFET。在所示实施例中，该导电层21设置在该基板10上方。特别是，该导电层21设置在该隔离层31上，且电气耦合到该掺杂区域12。该导电层21经由该连接插头23，电气耦合到该掺杂区域12的该重掺杂区域122。在所示实施例中，该连接插头23穿透该隔离层31，以及将该导电层21连接到该掺杂区域12。
该导电层21由具有良好导电性的一金属或合金形成，例如：铝-硅-铜合金(Al-Si-Cu合金)、铝(Al)、金(Au)、银(Ag)、镍(Ni)、钨(W)或铜(Cu)。在所示实施例中，该导电层21是由铜形成。然而，一材料的选择可以根据需求做适当地选择，并且不会受到特别限制。
该连接插头24耦合到该掺杂区域13。该连接插头24设置在该基板10上。在所示实施例中，该连接插头24耦合到该掺杂区域13的该重掺杂区域132。该两个插头23、24可以由以下形成，例如：钨、铜或铝。在所示的实施例中，该两个连接插头23、24由钨形成。
该多个隔离层31、32、33、34和35，可以称为该第一隔离层、该第二隔离层和该第三隔离层等等。在包括所示实施例中，例如：该隔离层31称为该第一隔离层、该隔离层32称为该第二隔离层、该隔离层33称为该第三隔离层以及依此类推，等等。
该隔离层31设置在一基部10上方。在所示实施例中，该隔离层31设置在该基部10上，并且封闭该遮罩层17和该两个连接插头23、24。该隔离层31由以下形成，例如：磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)或氟化硅酸盐玻璃(FSG)。在所示实施例中，该隔离层31由硼磷硅酸盐玻璃形成。
该隔离层32设置在该基部10上方，且位于该隔离层31上方。在所示实施例中，该隔离层32设置在该隔离层31上。该隔离层32设置在与该导电层21相同的水平面，并且封闭该导电层21。
该隔离层33设置在一基部10上方，且位于该导电层21上方。在所示实施例中，该隔离层33设置在该导电层21和该隔离层32上。
该导电层22设置在一基部10上方，且位于该隔离层33上方，以及至少有部分与该导电层21重叠。在所示实施例中，该导电层22设置在该隔离层33上，且至少有大部分与该导电层21重叠。该电层21、该电层22以及介于其间的该隔离层33一起形成一电容结构。或者，在另一实施例中，例如：该配置电容结构电气耦合到一鳍式场效应晶体管。
该导电层22，可以由与该导电层21相同的材料形成，但不限于此。该导电层22由具有良好导电性的一金属或合金形成，例如：铝-硅-铜合金、铝、金、银、镍、钨或铜。在所示实施例中，该导电层22由铜形成。
该隔离层34设置在一基部10上方，且位于该隔离层33上方。在所示实施例中，该隔离层34设置在该隔离层33上。该隔离层34设置在与该导电层22相同的水平面，并且封闭该导电层22。
该隔离层35设置在一基部10上方，且位于该隔离层34上方。在所示实施例中，该隔离层35设置在该隔离层34和该导电层22上。
该多个隔离层32、33、34以及35，例如：可以由相同的材料形成，但是不限于此。该多个隔离层32、33、34和35可以由一介电材料形成，例如：氧化硅、氮化硅、氟化硅酸盐玻璃或多孔氧化硅。在所示实施例中，该多个隔离层32、33、34和35由氧化硅形成。或者，在另一实施例中，该隔离层33由介电材料形成，例如：硅-氮氧化物、钛酸锶钡、钛酸铅锆、氧化钛、氧化铝、氧化铪或氧化锆。该电容结构具有由上述介电材料形成的该隔离层33，将具有一高电容。
该密封层36设置在一基部10上方，且在该导电层22上方。在所示实施例中，该密封层36设置在该隔离层35上。该密封层36由以下形成，例如：氧化硅或氮化硅。在所示实施例中，该密封层36由氮化硅形成。该密封层36具有一优选的一高湿气屏障，以防止水汽从上方进入。
该两个端子25、26可以称为一第一端子以及一第二端子。这包括实施例，该端子25称为该第一端子，以及该端子26称为该第二端子，或者反之亦然。
该端子25电气连接到该导电层22。在所示实施例中，该端子25形成，通过该密封层36与该隔离层35。该端子26电气连接到该连接插头24。在所示实施例中，该端子26形成，通过该密封层36与该多个隔离层35、34、33和32。
该两个端子25、26可以由相同的材料形成，但不限于此。该两个端子25、26可以由以下形成，例如：铜或铝。在所示实施例中，该两个端子25、26由铜形成。该两个端子25、26可以连接到一外部电路，用于电气读出以及测试该半导体元件1中是否有一裂缝。
多个阻挡层(未示出)，分别设置在该隔离层12和该连接插头23之间；该隔离层31和该连接插头24之间；该隔离层31和该导电层21之间；该隔离层31和该隔离层32之间；该隔离层32和该导电层21之间；该隔离层32和该端子26之间；该隔离层32和该隔离层33之间；该隔离层33和该端子26之间；该隔离层33和该导电层22之间；该隔离层33和该隔离层34之间；该隔离层34和该导电层22之间；该隔离层34和该端子26之间；该隔离层34和该隔离层35之间；该隔离层35和该导电层22之间；该隔离层35和该端子25之间；该隔离层35和该端子26之间，以及该隔离层35和该密封层36之间。
该多个阻挡层可由以下形成，例如：氮化硅、氮化钛、钛钨合金或氮化钽。在所示实施例中，该多个阻挡层由氮化硅形成。该多个阻挡层可以改善上述层之间的附着性。
图1B是电路图，例示本申请实施例的一裂缝检测电路。该裂缝检测电路包括：一测试电路、一控制电路以及该半导体元件1。该测试电路通过该半导体元件1的该两个端子25、26，电气连接到该半导体元件1。该测试电路包括：一电压源40以及一信号检测器50。该信号检测器50可以是以下，例如：一电流检测器或一阻抗检测器。在所示实施例中，该信号检测器50是一电流检测器。该电压源40的该正(+)端子401电气连接到该端子25，且该电压源40的该负(-)端子402电气连接到该信号检测器50的一第一端子51。该信号检测器50的一第二端子52电气连接到该端子26。该电压源40可以提供一预定电压到该半导体元件1，其中该预定电压小于该半导体元件1中的该电容结构的击穿电压。该控制电路(未示出)电气连接到该控制结构14的该金属层142。
该控制电路(未示出)包括：一电压源，提供一栅极电压，用于控制该半导体元件1中该n型MOSFET的操作模式。当提供该栅极电压为正时，该通道形成在该两个掺杂区域12、13或漏极与源极之间。该通道形成在该两个掺杂区域12、13之间，这意味着该n型MOSFET是处于开启模式，用于在该半导体元件1中检测一裂缝。
当该电压源提供该栅极电压为正值，且该电压源40施加该预定电压时，如果有一裂缝99存在该半导体元件1中，则在该半导体元件1中的该电容结构，由于该裂缝99的存在将形成一漏电流，以及该漏电流可以被该信号检测器50测量到。相反的，如果没有一裂缝存在该半导体元件1中，则该半导体元件1中的该电容结构形成电阻，而没有电流产生。
但是，当提供该栅极电压为零或负值时，在该半导体元件1的该基部10中不会形成通道，且该n型MOSFET是处于关闭模式，以及因此无法检测一裂缝。该半导体器件1可以通过操作提供的该栅极电压来控制该裂缝检测功能。
在另一实施例中，例如，该测试电路的该电压源40和该控制电路的电压源可以是相同的电压源。因此，可以控制该半导体元件1的操作模式，并同时间提供该预定电压。例如，在另一实施例中，例如：一接地电压可以提供到该电压源40的该(-)负端子402与该信号检测器50的该第一端子51。
图1C是电路图，例示本申请另一个实施例的一裂缝检测电路。在该实施例中，该半导体元件1中的该电容结构在该源极侧形成，并且该裂缝检测方法与图1B中所示相同。
图2A是本申请公开实施例的一剖面图，其中该电容结构耦合到该半导体元件1中的该控制结构20。
在本实施例中，该导电层21与该隔离层33处于同一水平面，并且被该隔离层33封闭。该导电层21通过该连接插头23与该控制结构14中的该金属层142电气耦合。该导电层22与该隔离层35处于同一水平面，并且被该隔离层35封闭。该导电层22与该导电层21相对，该隔离层34介于它们之间。该端子25形成，通过该密封层36并电气连接到该导电层22。两个端子(未示出)电气耦合到该两个掺杂区域12、13并且可以连接到一外部电路。或者，在其他实施例中，该隔离层34可以由介电材料形成，例如：硅-氮氧化物、钛酸锶钡、锆钛酸铅、氧化钛、氧化铝、氧化铪或氧化锆。该电容结构具有由上述介电材料形成的该隔离层34，将具有一高电容。
图2B是电路图，例示本申请另一实施例的一裂缝检测电路。该测试电路的电压源40与该信号检测器50通过连接到该掺杂区域12、13的端子电气耦合到该半导体元件1。该控制电路的该电压源60电气连接到该半导体元件1的该端子25。
当该电压源60提供该栅极电压为正值，且该电压源40施加该预定电压时，如果有一裂缝99存在该半导体元件1中，则在该半导体元件1中的该电容结构，由于该裂缝99的存在将形成一漏电流，且该n型MOSFET处于开启模式。因此，该漏电流可以由该信号检测器50测量到。相反的，如果没有裂缝在该半导体元件1中，该n型MOSFET处于关闭模式，则该半导体元件1中的该电容结构形成该电阻。因此，该信号检测器50没有测量到电流。在另一个实施例中，例如：该测试电路中的该电压源40和该控制电路中的该电压源60可以是同一电压源。
图3是流程图，例示本申请实施例的一裂缝检测方法。在步骤S02中，提供一半导体元件。该半导体元件包括：一第一导电层；一第二导电层，设置在该第一导电层上方，且至少部分与该第一导电层重叠；一隔离层，设置在该第一导电层和该第二导电层之间；以及一晶体管电气合到该第一导电层。该第一导电层、该第二导电层和该隔离层一起形成一电容结构。特别是，该晶体管的一漏极电气耦合到该第一导电层。
或者，在另一实施例中，该晶体管的一栅极电气耦合到一第一导电层。
在步骤S04中，将一测试电路与一控制电路耦合到该半导体元件。该测试电路包括：一第一电压源和一信号检测器。该信号检测器，例如，可以是一电流检测器。该第一电压源电气连接该信号检测器。特别是，该第一电压源电气耦合到该半导体元件的该第二导电层。该信号检测器电气耦合到该半导体元件中的该晶体管的一源极。该控制电路包括：一第二电压源。该第二电压源电气耦合到该晶体管的一栅极。该第一导电层电气耦合到该晶体管的一漏极。
或者，在另一实施例中，该第一电压源电气耦合到该晶体管的一漏极。该信号检测器电气耦合到该晶体管的一源极。该第二电压源电气耦合到该半导体元件中的该第二导电层。该第一导电层电气耦合到该晶体管的一栅极。
在步骤S06中，将一预定电压与一栅极电压施加到该半导体元件，且从该测试电路中测量一信号。该预定电压和该栅极电压都是正的，并且小于该半导体元件中的该电容结构的一击穿电压。该预定电压提供由该测试电路中的该第一电源。该栅极电压提供由该控制电路中的该第二电源。该信号可以从该测试电路中的该信号检测器读取。
在步骤S08中，一有效信号，如果有的话，由该测试电路中的该信号检测器测量。如果有任何裂缝在该半导体元件，则在步骤S10中，由于一裂缝的存在而检测到一漏电流。相反地，如果该信号检测器没有测量到电流，则缺少该电流表明该半导体元件中的该电容器结构的一电阻阻碍了该测试电路的导通。也就是说，在步骤S12中，确定该半导体元件中没有裂缝。
本申请的半导体元件，由于其执行测试的能力，可以对裂缝进行电气和高效的测试。另外，例示本申请的该半导体元件，可以检测出潜在缺陷，是通过目视检查难以检查出来的。
根据本申请的半导体元件，可以更一致、更准确和更容易的方式，执行该半导体元件的分类。
此外，本申请公开的该半导体元件的裂缝检测方法，可以取代目视检查方法。因此，可以减少检查员的数量并缩短检查过程，从而大大降低了成本。
虽然已详述本申请及其优点，然而应理解可进行各种变化，取代与替代而不脱离权利要求所定义的本申请的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
此再者，本申请的范围并不受限于说明书中所述的制程，机械，制造，物质组成物，手段，方法与步骤的特定实施例。该技艺的技术人士可自本申请的公开内容理解可根据本申请而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程，机械，制造，物质组成物，手段，方法，或步骤。据此，这些制程，机械，制造，物质组成物，手段，方法，或步骤是包含于本申请的权利要求内。

Claims (16)

1.一种半导体元件，包括：
一第一导电层；
一第二导电层，位于该第一导电层上方；
一隔离层，位于该第一导电层与该第二导电层之间；
一晶体管，电气耦合到该第一导电层；以及
一第一电压源、一第二电压源和一信号检测器；其中，该第一电压源以电气分别耦合到该信号检测器与晶体管的一漏极；该信号检测器电气耦合到该晶体管的一源极；以及该第二电压源电气耦合到该晶体管的一栅极；
其中，该第一导电层、该第二导电层、该隔离层和该晶体管一起形成一裂缝检测结构。
2.如权利要求1所述的半导体元件，其中，该第一导电层和该第二导电层至少部分地重叠。
3.如权利要求1所述的半导体元件，其中，该第一导电层电气耦合到该晶体管的一漏极。
4.如权利要求1所述的半导体元件，其中，该第一导电层电气耦合到该晶体管的一栅极。
5.如权利要求2所述的半导体元件，其中，该第一导电层电气耦合到该晶体管的一漏极。
6.如权利要求2所述的半导体元件，其中，该第一导电层电气耦合到该晶体管的一栅极。
7.一种半导体元件，包括：
一基部；
一绝缘层，位于该基部上方，其中，该绝缘层具有两端部；
一第一掺杂区域，形成于该基部中并位于该绝缘层的该两端部的一者；
一第二掺杂区域，形成于该基部中并位于该绝缘层的该两端部的另一者，其中，该第二掺杂区域与该第一掺杂区域相对；
一控制结构，位于该绝缘层上方；
一第一导电层，位于该控制结构上方并电气耦合到该第一掺杂区域；
一第二导电层，位于该第一导电层上方；
一隔离层，位于该第一导电层与该第二导电层之间；以及
一第一电压源、一第二电压源和一信号检测器；其中，该第一电压源以电气分别耦合到该信号检测器与该第二导电层；该信号检测器电气耦合到一第二掺杂区域；以及该第二电压源电气耦合到该控制结构。
8.如权利要求7所述的半导体元件，其中，该第一导电层和该第二导电层至少部分地重叠。
9.如权利要求7所述的半导体元件，其中，该控制结构包括一掺杂层和一金属层，该掺杂层位于该绝缘层上，并且该金属层位于该掺杂层上。
10.如权利要求8所述的半导体元件，其中，该控制结构包括一掺杂层和一金属层，该掺杂层位于该绝缘层上，并且该金属层位于该掺杂层上。
11.一种半导体元件，包括：
一基部；
一绝缘层，位于该基部上方，其中，该绝缘层具有两端部；
一第一掺杂区域，形成于该基部中，并位于该绝缘层的该两端部的一者；
一第二掺杂区域，形成于该基部中，并位于该绝缘层的该两端的另一者，其中，该第二掺杂区域与该第一掺杂区域相对；
一控制结构，位于该绝缘层上方；
一第一导电层，位于该控制结构上方，并电气耦合到该控制结构；
一第二导电层，位于该第一导电层上方；
一隔离层，位于该第一导电层与该第二导电层之间；以及
一第一电压源、一第二电压源和一信号检测器；其中，该第一电压源以电气分别耦合到该信号检测器与一第一掺杂区域；该信号检测器电气耦合到一第二掺杂区域；以及该第二电压源电气耦合到该第二导电层。
12.如权利要求11所述的半导体元件，其中，该第一导电层和该第二导电层至少部分地重叠。
13.如权利要求11所述的半导体元件，其中，该控制结构包括一掺杂层和一金属层，该掺杂层位于该绝缘层上，并且该金属层位于该掺杂层上。
14.如权利要求12所述的半导体元件，其中，该控制结构包括一掺杂层和一金属层，该掺杂层位于该绝缘层上，并且该金属层位于该掺杂层上。
15.一种裂缝检测方法，包括：
提供一半导体元件，该半导体元件包括：
一第一导电层；
一第二导电层，位于该第一导电层上方；
一隔离层，位于该第一导电层和该第二导电层之间；以及
一晶体管，电气耦合到该第一导电层；
其中，该第一导电层、该第二导电层、该隔离层和该晶体管一起形成一裂缝检测结构；
将一测试电路和一控制电路耦合到该半导体元件；以及
将该测试电路的一预定电压和该控制电路的一栅极电压施加到该半导体元件以及测量该测试电路中的一信号；
其中，该测试电路包括一第一电压源和一信号检测器；且该控制电路包括一第二电压源；该第一电压源以电气分别耦合到该信号检测器与该第二导电层；该信号检测器电气耦合到晶体管的一源极；该第二电压源电气耦合到该晶体管的一栅极；以及该第一导电层电气耦合到晶体管的一漏极。
16.一种裂缝检测方法，包括：
提供一半导体元件，该半导体元件包括：
一第一导电层；
一第二导电层，位于该第一导电层上方；
一隔离层，位于该第一导电层和该第二导电层之间；以及
一晶体管，电气耦合到该第一导电层；
其中，该第一导电层、该第二导电层、该隔离层和该晶体管一起形成一裂缝检测结构；
将一测试电路和一控制电路耦合到该半导体元件；以及
将该测试电路的一预定电压和该控制电路的一栅极电压施加到该半导体元件以及测量该测试电路中的一信号；
其中，该测试电路包括一第一电压源和一信号检测器；且该控制电路包括一第二电压源；该第一电压源以电气分别耦合到该信号检测器与该晶体管的一漏极；该信号检测器电气耦合到该晶体管的一源极；该第二电压源电气耦合到该第二导电层；以及该第一导电层电气耦合到该晶体管的一栅极。
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