CN101000913A - 半导体存储装置及其制造方法 - Google Patents

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CN101000913A CNA2007100021934A CN200710002193A CN101000913A CN 101000913 A CN101000913 A CN 101000913A CN A2007100021934 A CNA2007100021934 A CN A2007100021934A CN 200710002193 A CN200710002193 A CN 200710002193A CN 101000913 A CN101000913 A CN 101000913A
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Abstract

本发明涉及一种半导体存储装置，构成控制栅极布线(7b等)的多晶硅膜，形成从位于控制栅极布线(5b)的一个侧面上的部分向配置该控制栅极布线(5b)侧的相反侧延伸的部分，将该部分作为焊盘部(7c)。以露出该焊盘部(7c)的方式形成接触孔(15a)。将位于控制栅极布线(5b)的一个侧面上的多晶硅膜部分的高度(H2)设定为控制栅极布线(5b)的高度(H1)以下，以使构成存储栅极布线(7b等)的多晶硅膜与控制栅极布线(5b)在平面上不重叠。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及一种半导体存储装置及其制造方法，尤其是涉及具有控制栅电极和存储栅电极的非易失性半导体存储装置及其制造方法。
背景技术
半导体存储装置中有一种即使断开电源也不会丢失信息的非易失性半导体存储装置。作为半导体存储装置中的一种，在特许文献特开2004-186452号公报中提出了一种非易失性半导体存储装置，其为在存储元件中具备：包含控制栅电极的控制晶体管、和包含存储栅电极的存储晶体管这两个MISFET(Metal Insulator Semiconductor FieldEffect Transistor)。
在该半导体存储装置中，控制栅电极经由栅极绝缘膜形成在半导体衬底的表面上。存储栅电极经由ONO(Oxide Nitride Oxide)膜在半导体衬底的表面上形成、并在控制栅电极的侧面上以侧壁(sidewall)状形成。该ONO膜从半导体衬底的表面延伸到控制栅电极的侧面上、并介于控制栅电极的侧面和存储栅电极之间。夹着该控制栅电极和存储栅电极且位于一侧的半导体衬底区域形成有源极区域，在另一侧的半导体衬底区域形成有漏极区域。存储元件的写入、读取及擦除的每个动作，通过对控制栅电极、存储栅电极、源极区域及漏极区域分别施加规定的电压而进行。
接着，对该半导体存储装置的制造方法进行说明。首先，在半导体衬底上形成控制栅电极及存储栅电极，并形成ONO膜，使其覆盖该控制栅电极等。在该ONO膜上形成多晶硅膜。在该多晶硅膜上形成用于形成焊盘部的规定的抗蚀图(resist pattern)。通过以该抗蚀图作为掩模对多晶硅膜实施各向异性蚀刻，使作为焊盘部的多晶硅膜部分残留，同时，在控制栅电极等的两侧面上分别使存在ONO膜的侧壁状的多晶硅膜部分残留，并将多晶硅膜的其它部分除去。
接着，在分别位于控制栅电极等的两侧面上的多晶硅膜部分中，使位于一个侧面上的多晶硅膜部分残留，除去位于另一个侧面上的多晶硅膜部分。从而，在控制栅电极等的一个侧面上形成侧壁状的存储栅电极及存储栅极布线。接着，形成层间绝缘膜，使其覆盖该控制栅电极等和存储栅电极等，并在该层间绝缘膜上形成露出焊盘部等的接触孔。
接着，在层间绝缘膜上形成成为规定的插头的膜，使其充填该接触孔，通过对成为插头的膜实施CMP(Chemical MechanicalPolishing：化学的机械研磨处理)，从而除去位于层间绝缘膜上面的该膜部分而在接触孔内形成插头。其后，在层间绝缘膜的表面上形成与插头连接的规定的布线，形成非易失性半导体装置的主要部分。现有的非易失性半导体存储装置为如上所述的结构。
但是，在现有的半导体存储装置中存在下面的问题。如上所述，为了使存储元件动作，对控制栅电极、存储栅电极、源极区域及漏极区域分别施加规定的电压，尤其是形成焊盘部以对存储栅电极施加这样的规定电压。该焊盘部，其在形成存储栅电极和连接该存储栅电极的存储栅极布线的同时，通过对多晶硅膜实施规定的加工，由相同的膜的部分而形成。
在用于形成焊盘部的照相制版中，形成抗蚀图以使焊盘部与成为存储栅极布线的多晶硅膜部分切实地连接。即，考虑到照相制版的差异，抗蚀图以从成为存储栅极布线的部分直到成为控制栅极布线的部分覆盖成为控制栅极布线部分的上面的一部分的方式而形成。
因此，在以该抗蚀图为掩模实施蚀刻后，从焊盘部直到成为控制栅极布线部分的正上方连续地配置多晶硅膜，多晶硅膜的一部分变为叠加在成为控制栅极布线部分的结构。即，构成存储栅极布线等的多晶硅膜在平面上存在与控制栅极布线重叠的部分。
在覆盖这样的存储栅极布线等的层间绝缘膜上，通过在接触孔内形成插头时的CMP处理，需要不露出叠加在存储栅极布线上的多晶硅膜部分的厚度。另一方面，通过CMP处理使层间绝缘膜的厚度更厚，才可以使这样的多晶硅膜部分确实不露出，这时，接触孔的纵横尺寸比(深度/开口直径)就会更大，这样，就难以做成尺寸精度高的接触孔，加工裕度就会减小。
发明内容
本发明是为解决上述的问题而构成的，其目的之一是提供可实现加工裕度增大的半导体存储装置，另一目的是提供这样的半导体存储装置的制造方法。
本发明提供半导体存储装置，其具有第一导电体部、第二导电体部、层间绝缘膜和接触部件。第一导电体部在半导体衬底的表面上具有规定高度和两侧面，其沿第一方向延伸而形成。第二导电体部在第一导电体部的两侧面中的一个侧面上与第一导电体部电分离而形成。层间绝缘膜在半导体衬底上以覆盖第一导电体部及第二导电体部的方式形成。接触部件以贯通层间绝缘膜的方式形成。第二导电体部具备从位于第一导电体部的一个侧面上的部分向与配置第一导电体部侧相反侧延伸，并接触接触部件而对第二导电体部施加规定电压的第一突出部。将位于其一个侧面上的第二导电体部部分的高度设定为第一导电体部的高度以下，以使第二导电体部与第一导电体部在平面上不重叠。
本发明提供半导体存储装置的制造方法，其包括下面的工序。在半导体衬底的主表面上形成具有规定高度和两侧面且向第一方向延伸的第一导电体部。在半导体衬底的表面上经由第一绝缘膜以覆盖该第一导电体部的方式形成导电层。通过在该导电层上使用规定的掩模实施照相制版处理而形成抗蚀图。通过以该抗蚀图为掩模实施导电层加工，形成用于施加规定电压的电压施加部。通过使位于第一导电体部的一个侧面侧的导电层部分残留而除去位于另一部分的导电层部分，由此在第一导电体部的一个侧面上经由第一绝缘膜形成包含施加电压部的第二导电体部。以覆盖第一导电体部及第二导电体部的方式形成层间绝缘膜。在该层间绝缘膜上形成露出第二导电体部的电压施加部的开口部，在该开口部内形成与电压施加部电连接的接触部件。在形成抗蚀图的工序中，对涂敷在半导体衬底上的抗蚀剂实施曝光处理，以使按照规定的掩模从在显影后残留的抗蚀图经过覆盖第一导电体部的一个侧面的导电层部分、并伴随析像不佳在显影后残留抗蚀剂，作为抗蚀图，其形成以按照规定的掩模形成的抗蚀图为第一抗蚀图，以伴随析像不佳而残留的抗蚀剂为第二抗蚀图。
根据本发明的半导体存储装置，第二导电体部具备从位于第一导电体部的一个侧面上的部分向与配置第一导电体部侧的相反侧延伸，并接触接触部件的第一突出部，通过将位于该一个侧面上的第二导电体部部分的高度设定为第一导电体部的高度以下，以使第二导电体部与第一导电体部在平面上不重叠，由此可抑制层间绝缘膜的厚度并高精度地形成用于设置接触部件的接触孔，从而可实现加工裕度的增大。
根据本发明的半导体存储装置的制造方法，对涂敷在半导体衬底上的抗蚀剂实施曝光处理，以使按照规定的掩模从残留于显影后的抗蚀图经过覆盖第一导电体部的一个侧面的导电层部分并伴随析像不佳而在显影后残留抗蚀剂，作为抗蚀图，通过形成以按照规定的掩模形成的抗蚀图为第一抗蚀图，以伴随析像不佳而残留的抗蚀剂为第二抗蚀图的抗蚀图，从而可抑制层间绝缘膜的厚度并高精度地形成用于设置接触部件的接触孔，从而，可实现加工裕度的增大。
本发明的上述及其它的目的、特征、方面及优点，由结合附图可理解的本发明的下面的详细说明可以明了。
附图说明
图1是本发明实施例1的非易失性半导体存储装置的部分平面图；
图2是同实施例中图1所示的剖线II-II的剖面图；
图3是同实施例中图1所示的剖线III-III的剖面图；
图4是表示同实施例中的存储元件的电路的图；
图5是同实施例中用于说明非易失性半导体存储装置的动作的存储元件模式的剖面图；
图6是表示同实施例中用于说明非易失性半导体存储装置的动作向存储元件各部施加电压的例子的图；
图7是表示同实施例中图1～图3所示的非易失性半导体存储装置的制造方法的一工序的剖面图；
图8是表示同实施例中在图7所示的工序后进行的工序的剖面图；
图9是表示同实施例中在图8所示的工序后进行的工序的剖面图；
图10是表示同实施例中在图9所示的工序后进行的工序的部分平面图；
图11是同实施例中图10所示的剖线XI-XI的剖面图；
图12是表示同实施例中在图11所示的工序后进行的工序的剖面图；
图13是表示同实施例中在图12所示的工序后进行的工序的剖面图；
图14是表示同实施例中在图13所示的工序后进行的工序的剖面图；
图15是表示同实施例中在图14所示的工序后进行的工序的剖面图；
图16是表示同实施例中在图15所示的工序后进行的工序的剖面图；
图17是表示同实施例中在图16所示的工序后进行的工序的剖面图；
图18是表示同实施例中在图17所示的工序后进行的工序的剖面图；
图19是表示同实施例中在图18所示的工序后进行的工序的剖面图；
图20是表示同实施例中在图19所示的工序后进行的工序的剖面图；
图21是表示同实施例中在图20所示的工序后进行的工序的剖面图；
图22是表示同实施例中在图21所示的工序后进行的工序的剖面图；
图23是表示同实施例中在图22所示的工序后进行的工序的剖面图；
图24是表示同实施例中在图23所示的工序后进行的工序的剖面图；
图25是本发明实施例2的非易失性半导体存储装置的部分平面图；
图26是同实施例中图25所示的剖线XXVI-XXVI的剖面图；
图27是同实施例中图25所示的剖线XXVII-XXVII的剖面图；
图28是表示同实施例中的图25～图27所示的非易失性半导体存储装置的制造方法的一工序的剖面图；
图29是表示同实施例中在图28所示的工序后进行的工序的剖面图；
图30是表示同实施例中在图29所示的工序后进行的工序的剖面图；
图31是表示同实施例中在图30所示的工序后进行的工序的部分平面图；
图32是同实施例中图31所示的剖线XXXII-XXXII的剖面图；
图33是表示同实施例中在图32所示的工序后进行的工序的剖面图；
图34是表示同实施例中在图33所示的工序后进行的工序的剖面图；
图35是表示同实施例中在图34所示的工序后进行的工序的剖面图；
图36是表示同实施例中在图35所示的工序后进行的工序的剖面图；
图37是表示同实施例中在图36所示的工序后进行的工序的剖面图；
图38是表示同实施例中在图37所示的工序后进行的工序的剖面图；
图39是表示同实施例中在图38所示的工序后进行的工序的剖面图；
图40是表示同实施例中在图39所示的工序后进行的工序的剖面图；
图41是表示同实施例中在图40所示的工序后进行的工序的剖面图；
图42是表示同实施例中在图41所示的工序后进行的工序的剖面图；
图43是本发明实施例3的非易失性半导体存储装置的部分平面图；
图44是同实施例中图43所示的剖线XLIV-XLIV的剖面图；
图45是同实施例中图43所示的剖线XLV-XLV的剖面图；
图46是表示同实施例中图43～图45所示的非易失性半导体存储装置的制造方法的一工序的剖面图；
图47是表示同实施例中在图46所示的工序后进行的工序的剖面图；
图48是表示同实施例中在图47所示的工序后进行的工序的剖面图；
图49是同实施例中图48所示的剖面线XLIX-XLIX的剖面图；
图50是表示同实施例中在图49所示的工序后进行的工序的剖面图；
图51是表示同实施例中在图50所示的工序后进行的工序的剖面图；
图52是本发明实施例4的非易失性半导体存储装置的部分平面图；
图53是同实施例中图52所示的剖线LIII-LIII的剖面图；
图54是同实施例中图52所示的剖线LIV-LIV的剖面图；
图55是表示同实施例中图52～图54所示的非易失性半导体存储装置的制造方法的一工序的剖面图；
图56是表示同实施例中在图55所示的工序后进行的工序的剖面图；
图57是表示同实施例中在图56所示的工序后进行的工序的剖面图；
图58是同实施例中图57所示的剖面线LVIII-LVIII的剖面图；
图59是表示同实施例中在图58所示的工序后进行的工序的剖面图；
图60是表示同实施例中在图59所示的工序后进行的工序的剖面图；
具体实施方式
实施例1
对本发明的实施例1的非易失性半导体存储装置进行说明。如图1所示，在半导体衬底的表面形成由元件分离绝缘膜(STI)2区分开的存储元件区域MC和外围电路区域PR。在该存储元件区域MC的半导体衬底区域形成有多个存储元件。在一个存储元件上形成有控制栅电极5a和存储栅电极7a。ONO膜设置在控制栅电极5a和存储栅电极7a之间。
在夹着该控制栅电极5a和存储栅电极7a且位于一侧的半导体衬底区域，形成有作为源极区域的低浓度杂质区域10a及高浓度杂质区域12a，在另一侧的半导体衬底区域，形成有作为漏极区域的低浓度杂质区域10b及高浓度杂质区域12b。
相互电连接控制栅电极5a的控制栅极布线5b以横切存储元件区域MC的半导体衬底区域的方式形成，相互电连接存储栅电极7a的存储栅极布线7b以横切存储元件区域的半导体衬底区域的方式形成。
另外，在外围电路区域PR中的元件分离绝缘膜2的表面的规定区域上，上形成有用于向存储栅极布线7b施加规定电压的焊盘部7c。该焊盘部7c与相互邻接且并行的两根存储栅极布线7b分别连接而形成。
其次，对存储元件的结构详细地进行说明。如图2所示，在半导体衬底1的表面和其附近形成有规定的导电型阱区域3。在成为阱区域3的半导体衬底1的表面上经由控制栅极绝缘膜4形成有控制栅电极5a。在该控制栅电极5a的两侧面中的一个侧面上形成有侧壁状存储栅电极7a。该存储栅电极7a经由ONO膜6在半导体衬底1的表面上形成。该ONO膜6从半导体衬底1的表面延伸到控制栅电极5a的一个侧面上，并介于控制栅电极5a的侧面与存储栅电极7a之间。
在夹着控制栅电极5a且位于存储栅电极7a侧的相反侧的半导体衬底1区域，形成有作为漏极区域D的低浓度杂质区域10b及高浓度杂质区域12b。另一方面，在夹着存储栅电极7a且位于控制栅电极5a侧的相反侧的半导体衬底1区域，形成有作为源极区域S的低浓度杂质区域10a及高浓度杂质区域12a。从而构成包含控制栅电极的控制晶体管CT和包含存储栅电极7a的存储晶体管MT。
在控制栅电极5a的表面、存储栅电极7a的表面、高浓度杂质区域12a、12b的表面分别形成有金属硅化物膜13。在控制栅电极5a的另一个侧面上形成有侧壁绝缘膜11。另外，在存储栅电极7a的一个侧面上也形成有侧壁绝缘膜11。在半导体衬底1上以覆盖该控制栅电极5a及存储栅电极7a的方式形成有氮化硅膜14。
以覆盖该氮化硅膜14的方式形成有层间绝缘膜15。在该层间绝缘膜15上形成有露出漏极区域D的表面的接触孔15b。在该接触孔15b内形成有由分别由规定的材料形成的第一层16a和第二层16b构成的插头16。在层间绝缘膜15上形成有与插头16电连接的布线17。布线17由分别规定的材料形成的第一层17a、第二层17b及第三层17c构成。
接着，对焊盘7c和其附近区域的结构详细地进行说明。如图3所示，在半导体衬底1的规定区域形成有元件分离绝缘膜(STI：ShallowTrench Isolation)2。在该元件分离绝缘膜2的表面上隔开一定间隔形成有两个控制栅极布线5b。在与这两个控制栅极布线5b相互对向侧的侧面上，经由ONO膜6分别形成有存储栅极布线7b。构成该对向的存储栅极布线7b的多晶硅膜7的部分与一对对向部对应。在该一个存储栅极布线7b和另一个存储栅极布线7b之间形成有与一个存储栅极布线7b和另一个存储栅极布线7b两者连接的焊盘部7c(第一突出部)。ONO膜介于该焊盘部7c和元件分离绝缘膜2之间。
在控制栅极布线5b的表面、存储栅极布线7b的表面及焊盘部7c的表面上分别形成有金属硅化物膜13。在两个控制栅极布线5b互相对向的一侧的相反侧的侧面上形成有侧壁绝缘膜11。在半导体衬底1上以覆盖该控制栅电极5b及存储栅电极7b方式形成有氮化硅膜14。以覆盖该氮化硅膜14方式形成有层间绝缘膜15。在该层间绝缘膜15上形成有露出焊盘部7c的接触孔15a。
在该接触孔15a内形成有由分别规定的材料形成的第一层16a和第二层16b构成的插头16。在层间绝缘膜15上形成有与插头16电连接的布线18。布线18由分别规定的材料形成的第一层18a、第二层18b及的三层18c构成。如后述，控制栅电极5a及控制栅极布线5b从相同的膜部分分别形成。另外，存储栅电极7a、存储栅极布线7b及焊盘部7c也由相同的膜部分分别形成。
接着，对存储元件的动作进行说明。首先，在存储元件区域形成的多个矩阵状存储元件中，如图4所示，列方向(纵向)配置的存储晶体管MT的存储栅电极7a的每一个与存储栅极布线7b电连接，控制晶体管CT的控制栅电极5a的每一个与控制栅极布线5b电连接。另外，列方向配置的存储元件的源极区域的每一个与源极线SL连接，且行方向(横向)配置的存储元件的漏极区域的每一个与比特线BL连接。
在对该存储元件进行写入、读取或擦除中，要给控制栅电极5a、存储栅电极7a、源极区域S及漏极区域D的分别施加规定的电压。这里，如图5所示，若将施加于控制栅电极5a上的电压设定为Vcg、施加于存储栅电极7a上的电压设定为Vmg、施加于源极区域S上的电压设定为Vs、施加于漏极区域D上的电压设定为Vd、施加于半导体衬底上的电压设定为Vsub，则写入动作如图6所示，通过设定例如电压Vcg＝1.5V、电压Vmg＝12V、电压Vs＝5V、电压Vd＝1V、Vsub＝0V而进行。
此时，在位于存储栅电极7a及控制栅电极5a的正下方的半导体衬底区域(沟道区域)产生热电子，其产生的热电子注入到设置在存储栅电极7a与半导体衬底1之间的ONO膜6的氮化硅膜的控制栅电极5a侧的局部中。注入的热电子被捕获在该氮化硅膜中。由此，存储晶体管MT的阈值电压上升。
擦除动作如图6所示，其通过设定例如电压Vcg＝0V、电压Vmg＝-5V、电压Vs＝7V、电压Vd＝open、Vsub＝0V而进行。此时，由带间隧道现象产生空穴，产生的空穴被电场加速并注入ONO膜6的氮化硅膜中。由此，存储晶体管MT的阈值电压下降。
读取动作如图6所示，通过设定例如电压Vcg＝1.5V、电压Vmg＝1.5V、电压Vs＝0V、电压Vd＝1V、Vsub＝0V而进行。此时，将读取动作中施加于存储栅电极7a上的电压Vmg设定为写入状态的存储晶体管的阈值电压和擦除状态的存储晶体管的阈值电压之间的电压。由此，可判定在存储晶体管MT中信息是否为写入的状态。
接着，对上述的非易失性半导体存储装置的制造方法进行说明。首先，如图7所示，在半导体衬底的表面形成用于形成存储元件区域等元件形成区域的元件分离绝缘膜(STI)2和阱区域3。其次，在半导体衬底1的表面，经由成为栅极绝缘膜的绝缘膜形成成为控制栅电极及控制栅极布线等的多晶硅膜(都未图示)。通过对该多晶硅膜及绝缘膜实施规定的照相制版及加工，从而在存储元件区域MC中，在半导体衬底1的表面，经由控制栅极绝缘膜4形成控制栅电极5a。在外围电路区域PR形成与控制栅电极5a连接的控制栅极布线5b。
其次，如图8所示，在半导体衬底1上，由例如CVD(Chemical VaporDeposition)法依次堆积氧化硅膜、氮化硅膜及氧化硅膜，使其覆盖控制栅电极5a及控制栅极布线5b，由此形成ONO膜6。接着形成成为存储栅电极、存储栅极布线及焊盘部等的多晶硅膜7，使其覆盖该ONO膜6。在该多晶硅膜7上涂敷用于形成焊盘部的抗蚀剂8。
接着，如图9所示，用规定的掩模51对抗蚀剂8实施曝光处理。此时，在外围电路区域PR中，在用于形成焊盘部的本来的抗蚀图和覆盖控制栅极布线5b的多晶硅膜7的间隙L的部分A，以由于析像不佳而使抗蚀剂残留的样态实施曝光处理。接着，通过对实施了曝光处理的抗蚀剂8实施显影处理，如图10及图11所示，形成抗蚀图8a、8b。
抗蚀图8a是用于形成焊盘部的本来的抗蚀图，抗蚀图8b是因析像不佳而残留的抗蚀图。位于该抗蚀图8b的正下方的多晶硅膜7部分将与位于抗蚀图8a的正下方的多晶硅膜7部分和位于控制栅极布线5b的侧面上的多晶硅膜7部分连接。
接着，如图12所示，通过以抗蚀图8a、8b为掩模对多晶硅膜7实施各向异性蚀刻，使位于控制栅电极5a的两侧面上的多晶硅膜7部分和位于控制栅极布线5b的两侧面上的多晶硅膜7部分残留，而除去位于其它部分的多晶硅膜7部分。这样，位于控制栅电极5a及控制栅极布线5b的上面的多晶硅膜7部分就被除去。其后，除去抗蚀图8a、8b。
接着，如图13所示，形成覆盖位于两个控制栅电极5a的互相对向的侧面上的多晶硅膜7部分的抗蚀图9、和覆盖位于两个控制栅布线5b的互相对向的侧面上的多晶硅膜7部分的抗蚀图9。通过以该抗蚀图9为掩模实施各向同性蚀刻，如图14所示没有被抗蚀图9覆盖的多晶硅膜7部分被除去。
接着，如图15所示，将抗蚀图9除去，在存储元件区域MC中，在控制栅电极5a的一个侧面上形成存储栅电极7a。在外围电路PR中，在控制栅极布线5b的一个侧面上形成与存储栅电极7a连接的存储栅极布线7b。另外，形成与该存储栅电极布线7b连接的焊盘部7c。
接着，通过实施各向同性蚀刻，如图16所示，露出半导体衬底1的表面的ONO模6的部分被除去。接着，通过以控制栅电极15a及存储栅电极7a为掩模注入规定的导电型杂质离子，如图17所示，形成成为源极区域一部分的低浓度杂质区域10a和成为漏极区域一部分的低浓度杂质区域10b。
接着，在半导体衬底1上，由例如CVD法以覆盖控制栅电极5a及存储栅电极7a等的方式形成氧化硅膜等绝缘膜(未图示)。通过对该绝缘膜实施各向异性蚀刻，如图18所示，在存储元件区域MC中，在控制栅电极5a及存储栅电极7a的每一个侧面上形成侧壁绝缘膜11。在外围电路区域PR中，在控制栅极布线5b及存储栅极布线7b的每一个侧面上形成侧壁绝缘膜11。
接着，如图19所示，通过以控制栅电极5a、存储栅电极7a及侧壁绝缘膜11为掩模注入规定的导电型杂质离子，形成成为源极区域一部分的高浓度杂质区域12a和成为漏极区域一部分的高浓度杂质区域12b。从而，形成由低浓度杂质区域10a和高浓度杂质区域12a构成的源极区域S、及由低浓度杂质区域10b和高浓度杂质区域12b构成的漏极区域D。
接着，在半导体衬底1上，由例如CVD法以覆盖控制栅电极5a及存储栅电极7a等的方式形成钴及镍等规定的金属膜(未图示)。接着，例如通过在氮气等的氛围气下实施规定温度的热处理，在存储元件区域MC中使构成控制栅电极5a等的多晶硅膜中的硅和金属反应(硅化物化)形成金属硅化物膜。另外，同样，在外围电路区域PR中，使构成控制栅极布线5b等的多晶硅膜中的硅和金属反应(硅化物化)形成金属硅化物膜。其后，除去未反应的金属膜。
这样，如图20所示，在存储元件区域MC中，在控制栅电极5a的表面及存储栅电极7a的表面上分别形成金属硅化物膜13。另外，在外围电路区域PR中，在控制栅极布线5b的表面、存储栅电极布线7b的表面及焊盘部7c的表面分别形成金属硅化物膜13。
接着，如图21所示，在半导体衬底1上，由例如CVD法以覆盖控制栅电极5a及存储栅电极7a等的方式形成氮化硅膜14。在半导体衬底1上，由例如CVD法以覆盖该氮化硅膜14的方式形成氧化硅膜等具有规定厚度的层间绝缘膜15。其次，在该层间绝缘膜15上形成用于形成接触孔的抗蚀图(未图示)。通过以该抗蚀图为掩模对层间绝缘膜15实施各向异性蚀刻，如图22所示，在存储元件区域MC中，形成露出漏极区域的表面的接触孔15b。而且，在外围电路区域PR中形成露出焊盘部7c表面的接触孔15a。
接着，在层间绝缘膜15的表面上形成由规定的第一层及第二层构成的成为接触部件的膜(未图示)，以充填该接触孔15a、15b。接着，通过对该膜实施CMP处理，如图23所示，位于层间绝缘膜15的上面上、且作为接触部件的膜部分被除去，在存储元件区域MC中，在接触孔15b内形成由第一层16a及第二层16b构成的插头16。在外围电路区域PR中，在接触孔15a内形成由第一层16a及第二层16b构成的插头16。
接着，在层间绝缘膜15的表面上形成由规定的第一层、第二层及第三层构成的成为布线的膜(未图示)。接着，通过对该膜实施规定的加工，如图24所示，在存储元件区域MC中形成由第一层17a、第二层17b及第三层17c构成并与插头16连接的布线17。在外围电路区域PR中，形成由第一层18a、第二层18b及第三层18c构成并与插头16连接的布线18。从而完成非易失性半导体存储装置的主要部分。
在上述的非易失性半导体存储装置中，构成存储栅极布线7b等的多晶硅膜7形成从位于控制栅极布线5b的一个侧面上的部分向与与位于控制栅极布线5b侧的相反侧延伸的部分(第一突出部)，该部分作为焊盘部7c，形成露出该焊盘部7c的接触孔15a。而且，位于控制栅极布线5b一个侧面上的多晶硅膜的部分的高度H2，设定为控制栅极布线5b的高度H1以下，构成存储栅极布线7b等的多晶硅膜7与控制栅极布线5b在平面上不重叠。另外，所谓在平面上不重叠，是指即布局图(layout)上不重叠。
这样，通过使构成存储栅极布线7b等的多晶硅膜7与控制栅极布线5b在平面上不重叠，由此可抑制层间绝缘膜15的厚度而精确地形成接触孔15a，从而可实现加工裕度的增大。下面，对此进行详细说明。
首先，在形成图9所示的焊盘部时的照相制版处理中，利用析像不佳而形成抗蚀图。在该照相制版处理中，以不在控制栅极布线5b上面的正上方形成抗蚀图，而将用于形成焊盘部的本来的抗蚀图与覆盖控制栅极布线5b的多晶硅膜7的部分隔开规定距离而形成的方式，设定掩模图案等。并且，作为该距离(间隔)，在位于控制栅极布线5b的侧面上的多晶硅膜7的部分与本来的抗蚀图之间，特意使起因于该多晶硅膜7部分的析像不佳产生，在本来的抗蚀图与该多晶硅膜部分之间设定留下抗蚀剂的距离。
作为用于使由这样的析像不佳引起的抗蚀剂8残留的间隙L的距离，例如优选设定为平均约70nm。在这种情况下，将照相制版中的校正的参差不齐设定为约50nm时，间隙L的距离最短为约20nm，最长为约120nm。从而，如图10及图11所示，在显影处理后，不在控制栅极布线5b的上面形成抗蚀图，而形成与覆盖控制栅极布线5b的多晶硅膜7的部分隔开距离的抗蚀图8a，并且，在该抗蚀图8a与该多晶硅膜7部分之间残留由析像不佳引起的抗蚀剂8。
而且，通过以这样的抗蚀图8a、8b为掩模，为形成焊盘部7c而对多晶硅膜7实施各向异性蚀刻，从而，位于控制栅极布线5b的上面的多晶硅膜7的部分被除去。由此，构成存储栅极布线7b等的多晶硅膜7与控制栅极布线5b不存在在平面上重叠的部分，位于控制栅极布线5b侧面上的多晶硅膜7的部分的高度H2与控制栅极布线5b的高度H1实质上相同或比其低。
因此，通过在层间绝缘膜15上形成插头时的CMP处理，将不露出控制栅极布线5b等的层间绝缘膜15所需的厚度与存在多晶硅膜7与控制栅极布线5b在平面上重叠的部分的情况相比，除了没有这样的多晶硅膜部分外还可做的更薄。
其结果是，能够抑制应在层间绝缘膜15形成的接触孔15a、15b的纵横尺寸比(深度/开口直径)，可以开设尺寸精度高的接触孔，从而可以增大加工裕度。
实施例2
在所述的非易失性半导体存储装置中，以具备对邻接的两个存储栅极布线施加规定电压的焊盘部的非易失性半导体存储装置为例进行了说明。在此，作为焊盘部的变形例，以具备对邻接的两个存储栅极布线的每个分别施加规定电压的焊盘部的非易失性半导体存储装置为例进行说明。
如图25所示，在被元件分离绝缘膜(STI)2区分开的存储元件区域MC形成有包含控制栅电极5a的控制晶体管CT和包含存储栅电极7a的存储晶体管MT。在外围电路区域PR形成有互相电连接该控制栅电极5a的控制栅极布线5b、和互相电连接存储栅电极7a的存储栅极布线7b。在该外围电路区域PR中的元件分离绝缘膜2表面的规定区域形成有连接存储栅极布线7b的每个的焊盘部7c。
存储元件的结构与图2所示的存储元件的结构相同，如图26所示，在半导体衬底1的表面上，经由控制栅极绝缘膜4形成控制栅电极5a，在该控制栅电极5a的两侧面中的一个侧面上形成侧壁状存储栅电极7a。存储栅电极7a经由ONO膜6在半导体衬底1的表面上形成。ONO膜6从半导体衬底1的表面延伸到控制栅电极5a的一个侧面上，并介于控制栅电极5a的侧面与存储栅电极7a之间。
在夹着控制栅电极5a、且位于与配置存储栅电极7a侧相反侧的半导体衬底1的区域形成有漏极区域D，另一方面，在夹着存储栅电极7a、且位于配置控制栅电极5a侧相反侧的半导体衬底1的区域形成有源极区域S。
在控制栅电极5a等的表面分别形成金属硅化物膜13，在半导体衬底1上，经由氮化硅膜14形成层间绝缘膜15，使其覆盖该控制栅电极5a及存储栅电极7a。在形成于该层间绝缘膜15的接触孔15b内形成有插头16，且在层间绝缘膜15上形成有与插头16电连接的布线17。
接着，对焊盘部7c及其附近区域的结构详细地进行说明。如图27所示，在元件分离绝缘膜2的表面上隔开一定间隔形成的两个控制栅极布线5b中互相对向侧的侧面上，经由ONO膜6分别形成有存储栅极布线7b。在被互相对向的两个存储栅极布线7b夹着的区域上形成有只与一个存储栅极布线7b连接的焊盘部7c和只与另一个存储栅极布线7b连接的焊盘部(未图示)。在该焊盘部7c和元件分离绝缘膜2之间设置ONO膜6。
在控制栅极布线5b等的表面分别形成金属硅化物膜13，在半导体衬底1上，经由氮化硅膜14以覆盖该控制栅极布线5b及存储栅极布线7b的方式形成层间绝缘膜15。在形成于该层间绝缘膜15的接触孔15a内形成有插头16，且在层间绝缘膜15上形成有与插头16电连接的布线18。
接着，对上述的非易失性半导体存储装置的制造方法进行说明。首先，经过与所述的图7所示的工序相同的工序，如图28所示，在存储元件区域MC中，在半导体衬底1的表面上经由控制栅电极绝缘膜4形成控制栅电极5a。在外围电路区域PR上，形成与控制栅电极5a连接的控制栅极布线5b。
其次，经过与所述的图8所示的工序相同的工序，如图29所示，在多晶硅膜7上涂敷用于形成焊盘部的抗蚀剂8。接着，如图30所示，用规定的掩模51对抗蚀剂8实施曝光处理。此时，在外围电路区域PR中，在用于形成焊盘部的本来的抗蚀图和覆盖邻接的两个控制栅极布线5b中的一个控制栅极布线5b的多晶硅膜7的间隙L的部分A中，以由于析像不佳而使抗蚀剂残留的样态实施曝光处理。接着，通过对实施了曝光处理的抗蚀剂8实施显影处理，如图31及图32所示，形成抗蚀图8a、8b。
抗蚀图8a是用于形成焊盘部的本来的抗蚀图，抗蚀图8b是由于析像不佳而残留的抗蚀图。位于该抗蚀图8b的正下面的多晶硅膜7部分将位于抗蚀图8a的正下面的多晶硅膜7部分和位于控制栅极布线5b的侧面上的多晶硅膜7的部分相连接。
接着，如图33所示，通过以抗蚀图8a、8b为掩模对多晶硅膜7实施各向异性蚀刻，使位于控制栅电极5a的两侧面上的多晶硅膜7部分和位于控制栅极布线5b的两侧面上的多晶硅膜7部分残留，除去位于其它部分的多晶硅膜7部分。从而，位于控制栅电极5a及控制栅极布线5b的上面的多晶硅膜7部分就被除去。其后，除去抗蚀图8a、8b。
接着，如图34所示，形成覆盖位于两个控制栅电极5a的互相对向的侧面上的多晶硅膜7的部分的抗蚀图9、和覆盖位于两个控制栅布线5b的互相对向的侧面上的多晶硅膜7部分的抗蚀图9。通过以该抗蚀图9为掩模而实施各向同性蚀刻，如图35所示，没有被抗蚀图9覆盖的多晶硅膜7部分被除去。
接着，如图36所示，将抗蚀图9除去，在存储元件区域MC中，在控制栅电极5a一个侧面上形成存储栅电极7a。在外围电路PR中，在邻接的两个控制栅极布线5b的互相对向的每个侧面上形成与存储栅电极7a连接的存储栅极布线7b。而且，形成与该存储栅电极布线7b中的一个存储栅电极布线7b连接的焊盘部7c。
接着，经过与图16所示的工序相同的工序，如图37所示，除去半导体衬底1上露出的的ONO膜6的部分。接着，经过与图17所示的工序相同的工序，如图38所示，形成成为源极区域的一部分的低浓度杂质区域10a和成为漏极区域的一部分的低浓度杂质区域10b。接着，经过与图18及图19所示的工序相同的工序，如图39所示，形成由低浓度杂质区域10a和高浓度杂质区域12a构成的源极区域S、及由低浓度杂质区域10b和高浓度杂质区域12b构成的漏极区域D。
接着，经过与图20～图22所示的工序相同的工序，如图40所示，在存储元件区域MC中，形成露出漏极区域D表面的接触孔15b，在外围电路区域PR中，形成露出焊盘部7c表面的接触孔15a。接着，经过与图23所示的工序相同的工序，如图41所示，在存储元件区域MC中，在接触孔15b内形成由第一层16a及第二层16b构成的插头16，在外围电路区域PR中，在接触孔15a内形成由第一层16a及第二层16b构成的插头16。
接着，经过与图24所示的工序相同的工序，如图42所示，在存储元件区域MC中，形成与插头16连接的布线17。在外围电路区域PR中，形成与插头16连接的布线18。从而，完成非易失性半导体存储装置的主要部分。
在上述非易失性半导体存储装置中，与前述相同，在形成图30所示的焊盘部时的照相制版处理中，利用析像不佳而形成抗蚀图。在该照相制版处理中，以不在邻接的两个控制栅极布线5b中的一个控制栅极布线5b上面的正上方形成抗蚀图为前提设定掩模图案，而在位于控制栅极布线5b的侧面上的多晶硅膜7的部分与本来的抗蚀图之间，特意使起因于该多晶硅膜7部分的析像不佳产生，由此设定本来的抗蚀图与该多晶硅膜部分之间残留抗蚀剂的距离。
从而，如图31及图32所示，在显影处理后，不在控制栅极布线5b的上面上形成抗蚀图，而在形成与覆盖控制栅极布线5b的多晶硅膜7部分隔开距离的抗蚀图8a的同时，在该抗蚀图8a与该多晶硅膜7部分之间残留由析像不佳引起的抗蚀图8b。
通过以这样的抗蚀图8a、8b为掩模对多晶硅膜7实施各向异性蚀刻而形成焊盘部7c，由此，位于控制栅极布线5b的上面上的多晶硅膜7部分被除去，不存在构成存储栅极布线7b等的多晶硅膜7与控制栅极布线5b在平面上重叠的部分。而且，位于控制栅极布线5b侧面上的多晶硅膜7部分的高度H2，与控制栅极布线5b的高度H1实质上相同或比其低。
因此，通过在层间绝缘膜15上形成插头时的CMP处理，对用于不露出控制栅极布线5b等的层间绝缘膜15所要求的厚度，与存在多晶硅膜7与控制栅极布线5b在平面上重叠的部分的情况相比，除了没有这样的多晶硅膜部分外还可做的更薄。
其结果是，可抑制应在层间绝缘膜15上形成接触孔15a、15b的纵横尺寸比(深度/开口直径)，可以开设尺寸精度高的接触孔，从而可以增大加工裕度。
实施例3
在此，作为焊盘部的其它变形例，以具备焊盘部的一部分被控制栅极布线部分围着的样态的焊盘部的非易失性半导体存储装置为例进行说明。
如图43所述，在被元件分离绝缘膜(STI)2区分开的存储元件区域MC中，形成包含控制栅电极5a的控制晶体管CT和包含存储栅电极7a的存储晶体管MT。在外围电路区域PR中，形成互相电连接该控制栅电极5a的控制栅极布线5b、和互相电连接存储栅电极7a的存储栅极布线7b。在该外围电路区域PR中的元件分离绝缘膜2表面的规定区域上，形成连接存储栅极布线7b的焊盘部7c。
在构成存储栅极布线7b的多晶硅膜7上，形成有突出到配置控制栅极布线5b侧的相反侧的第一部分(第二突出部)7d、及在该第一部分7d和存储栅极布线7b延伸的方向隔开一定距离且对向形成的第二部分(第三突出部)7d。焊盘部7c形成于被第一部分7d和第二部分7d夹着的区域。另外，控制栅极布线5b，其具备在与第一部分7d之间设置ONO膜6而配置的突出部分5c、和在与第二部分7d之间设置ONO膜6而配置的突出部分5c。
接着，作为焊盘部7c及其附近区域的结构，首先，对大致沿一个方向(X方向)的断面结构进行说明。如图44所示，在控制栅极布线5b的两个突出部分的互相对向的侧面上，经由ONO膜6配置存储栅极布线7b的第一部分7d和第二部分7d。在被该第一部分7d和第二部分7d夹着的半导体衬底1区域上，经由ONO膜6形成焊盘部7c。
接着，对沿与一个方向交叉的方向(Y方向)的截面结构进行说明。该结构与图27所示的截面结构实质上相同。如图45所示，在元件分离绝缘膜2的表面上相隔一定间隔形成的两个控制栅极布线5b中互相对向侧的侧面上，经由ONO膜6分别形成存储栅极布线7b。在被互相对向的两个存储栅极布线7b夹着的区域上，形成只与一个存储栅极布线7b连接的焊盘部7c。在该焊盘部7c与元件分离绝缘膜2之间设置ONO膜6。
如图44及图45所示，在控制栅极布线5b等表面分别形成金属硅化物膜13。在半导体衬底1上，经由氮化硅膜14以覆盖该控制栅极布线5b及存储栅极布线7b的方式形成层间绝缘膜15。在形成于该层间绝缘膜15的接触孔15a内形成插头16，并且，在层间绝缘膜15上形成与插头16电连接的布线18。另外，关于存储元件的结构，因其与前述的图2、图26相同，所以省略其说明。
接着，作为上述非易失性半导体存储装置的制造方法，由表示外围电路区域PR的工序断面图对其进行说明。另外，因存储元件部分的工序与前述的工序相同，所以省略其说明。首先经过与前述的图7及图8所示的工序相同的工序，如图46所示，在多晶硅膜7上涂敷用于形成焊盘部的抗蚀剂8。接着，如图47所示，用规定的掩模51对抗蚀剂8实施曝光处理。
此时，在一个方向上，在用于形成焊盘部的本来的抗蚀图与覆盖控制栅极布线5b的互相对向的两个突出部5c的每个的多晶硅膜7部分的间隙L的部分A中，以由于析像不佳而使抗蚀剂残留的样态实施曝光处理。另外，在与一个方向交叉的另一个方向上，在本来的抗蚀图与覆盖邻接的两个控制栅极布线5b中的一个控制栅极布线5b的多晶硅膜7部分的间隙L的部分A中，以由于析像不佳而使抗蚀剂残留的样态实施曝光处理。
接着，通过对实施了曝光处理的抗蚀剂8实施显影处理，如图48及图49所示，形成抗蚀图8a、8b。抗蚀图8a是用于形成焊盘部的本来的抗蚀图，抗蚀图8b是由于析像不佳而残留的抗蚀图。位于该抗蚀图8b的正下方的多晶硅膜7部分将位于抗蚀图8a的正下方的多晶硅膜7部分与位于控制栅极布线5b的侧面上的多晶硅膜7部分相连接。
接着，以抗蚀图8a、8b为掩模对多晶硅膜7实施各向异性蚀刻，进而经过与图12～图15所示的工序相同的工序，在沿控制栅极布线5b的一个方向延伸的部分的一个侧面上，形成存储栅极布线7b，在控制栅极布线的两个突出部分5c的互相对向的每个侧面上形成存储栅极布线7b的第一部分7d和第二部分7d。另外，在被该存储栅极布线7b的第一部分7d和第二部分7d部分地围着的半导体衬底区域，形成与第二部分7d连接的焊盘部7c(参照图43)。
接着，经过与前述的图16～图22所示的工序相同的工序，如图50所示，形成露出焊盘部7c的表面的接触孔15a。其次，经过与图23及图24所示的工序相同的工序，如图51所示，在接触孔15a内形成插头16，并形成与该插头16电连接的布线18。从而，完成非易失性半导体存储装置的主要部分。
在上述的非易失性半导体存储装置中，在前述效果的基础上，可得到下面所述的效果。即，在形成焊盘部时，在利用析像不佳形成抗蚀图的照相制版处理(参照图47)中，即使存在例如抗蚀图沿Y方向偏移，且构成沿X方向延伸的存储栅极布线的多晶硅膜7部分和构成焊盘部的多晶硅膜7部分之间不连结的情况，焊盘部7c也可与突出于Y方向的存储栅极布线的第一部分7d或第二部分7d连结而实现电连接。
另外，通过使这样的存储栅极布线的第一部分7d和第二部分7d隔开一定间隔且对向而形成，从而即使存在例如抗蚀图沿X方向偏移，且构成焊盘部的多晶硅膜7部分与构成第一部分7d及第二部分7d中的一个部分的多晶硅膜7部分不连结的情况下，构成焊盘部多晶硅膜7部分也可与构成第一部分7d及第二部分7d中的另一个部分的多晶硅膜7部分连结而实现电连接。由此，可以扩大针对照相制版处理的校正误差的裕度。
实施例4
在此，作为焊盘部的其它变形例，以焊盘部具备一个由控制栅极布线的端部与另一个控制栅极布线的端部夹着的状态的焊盘部的非易失性半导体存储装置为例进行说明。
如图52所示，在被元件分离绝缘膜(STI)2区分开的存储元件区域MC中，形成包含控制栅电极5a的控制晶体管CT和包含存储栅电极7a的存储晶体管MT。在外围电路区域PR中，形成互相电连接该控制栅电极5a的控制栅极布线5b、和互相电连接存储栅电极7a的存储栅极布线7b。在该外围电路区域PR中的元件分离绝缘膜2表面的规定区域上，一个存储栅极布线7b的部分(端部)与另一个存储栅极布线7b的部分(端部)隔开一定间隔而配置。该两个端部对应于一对对向部。在位于该两端部之间的半导体衬底1区域上，形成与一个存储栅极布线7b和另一个存储栅极布线7b的每个连接的焊盘部7c。
接着，作为焊盘部7c及其附近区域的结构，首先，对沿一个方向(X方向)的断面结构进行说明。如图53所示，在被一个控制栅极布线5b的端部和另一个控制栅极布线5b的端部夹着的半导体衬底1区域上，在对向的控制栅极布线5b的侧面上的每个上形成存储栅极布线7b。并且，在被存储栅极布线7b夹着的半导体衬底1区域上，经由ONO膜6形成焊盘部7c。另一方面，关于沿与一个方向交叉的方向(Y方向)的截面结构，如图54所示，在元件分离绝缘膜2的表面上经由ONO膜6形成焊盘部7c。
如图53及图54所示，在控制栅极布线5b、存储栅极布线7b及焊盘部7c等的表面分别形成有金属硅化物膜13。在半导体衬底1上，经由氮化硅膜14以覆盖该控制栅极布线5b等的方式形成层间绝缘膜15。在形成于该层间绝缘膜15的接触孔15a内形成插头16，并且，在层间绝缘膜15上形成与插头16电连接的布线18。另外，关于存储元件的结构，因其与前述的图2、图26相同，所以省略其说明。
接着，作为上述非易失性半导体存储装置的制造方法，表示外围电路区域PR的工序断面图进行说明。另外，因存储元件部分的工序与前述的工序相同，所以省略其说明。首先，经过与前述的图7及图8所示的工序相同的工序，如图55所示，在多晶硅膜7上涂敷用于形成焊盘部的抗蚀剂8。接着，如图56所示，用规定的掩模51对抗蚀剂8实施曝光处理。
此时，尤其是在X方向上，在用于形成焊盘部的本来的抗蚀图与覆盖控制栅极布线5b的互相对向的两个端部的每个的多晶硅膜7部分的间隙L的部分A，以由于析像不佳而使抗蚀剂残留的样态实施曝光处理。
接着，通过对实施了曝光处理的抗蚀剂8实施显影处理，如图57及图58所示，形成抗蚀图8a、8b。抗蚀图8a是用于形成焊盘部的本来的抗蚀图，抗蚀图8b是由于析像不佳而残留的抗蚀图。位于该抗蚀图8b的正下方的多晶硅膜7部分将位于抗蚀图8a的正下方的多晶硅膜7部分与位于控制栅极布线5b的侧面上的多晶硅膜7部分相连接。
接着，以抗蚀图8a、8b为掩模对多晶硅膜7实施各向异性蚀刻，并且，经过与图12～图15所示的工序相同的工序，在沿控制栅极布线5b的一个方向延伸的部分的一个侧面上，形成存储栅极布线7b，而且，在被一个存储栅极布线7b的端部和另一个存储栅极布线7b的端部夹着的半导体衬底区域，形成与存储栅极布线7b连接的焊盘部7c(参照图52)。
接着，经过与前述的图16～图22所示的工序相同的工序，如图59所示，形成露出焊盘部7c的表面的接触孔15a。其次，经过与图23及图24所示的工序相同的工序，如图60所示，在接触孔15a内形成插头16，并形成与该插头16电连接的布线18。从而，完成非易失性半导体存储装置的主要部分。
在上述非易失性半导体存储装置中，在前述的抗蚀图形成的加工裕度增大效果的基础上，可得到下面所述的效果。即，在被沿着大致沿X方向延伸的一条直线分别延伸的一个存储栅极布线7b的端部和另一个存储栅极布线7b的端部夹着的半导体衬底区域，形成焊盘部7c，由此，与相对于存储栅极布线，在Y方向的位置形成焊盘部的情况相比，可以进一步削减布图的面积(占有面积)。
另外，在上述非易失性半导体存储装置中，以具备控制栅电极和存储栅电极的非易失性半导体存储装置为例进行了说明，但也适用于具备对在第一导电体部的侧面上形成的第二导电体部施加规定电压的结构的半导体装置。另外，以用多晶硅膜形成半导体存储装置的控制栅极布线等及存储栅极布线等的情况为例进行了说明，但多晶硅膜只是一例，也可以应用对应不同的半导体存储装置而规定的导电性材料。
上述对本发明详细地进行了说明，但这只是为了例示，而不限定于此，本发明的精髓和范围仅由所附的权利要求书的范围限定，这一点是很清楚的。

Claims (10)

1.一种半导体存储装置，其特征在于，
具备：
在半导体衬底的表面上具有规定高度和两侧面并沿第一方向延伸而形成的第一导电体部；
在所述第一导电体部的所述两侧面中的一个侧面上，以与所述第一导电体部电分离、并且不超过所述第一导电体部的所述高度的方式形成的第二导电体部；
在所述半导体衬底上以覆盖所述第一导电体部及所述第二导电体部的方式形成的层间绝缘膜；
以贯通所述层间绝缘膜的方式形成的接触部件；
形成于所述第二导电体部上、且从位于所述第一导电体部的所述一个侧面上的部分向配置所述第一导电体部侧的相反侧延伸、接触所述接触部件并对所述第二导电体部施加规定电压的第一突出部。
2.一种半导体存储装置，其特征在于，
具备：
在半导体衬底的表面上具有规定高度和两侧面并沿第一方向延伸而形成的第一导电体部；
在所述第一导电体部的所述两侧面中的一个侧面上，以与所述第一导电体部电分离的方式形成的第二导电体部；
在所述半导体衬底上以覆盖所述第一导电体部及所述第二导电体部的方式形成的层间绝缘膜；以及
以贯通所述层间绝缘膜的方式形成的接触部件，
所述第二导电体部具备：从位于所述第一导电体部的所述一个侧面上的部分向配置所述第一导电体部侧的相反侧延伸、接触所述接触部件并对所述第二导电体部施加规定电压的第一突出部，
将位于所述一个侧面上的所述第二导电体部部分的高度设定为所述第一导电体部的所述高度以下，以使所述第二导电体部与所述第一导电体部在平面上不重叠。
3.如权利要求2所述的半导体存储装置，其特征在于，
所述第二导电体部具备：隔开一定间隔且互相对向而形成的一对对向部，
所述第一突出部形成于被所述一对对向部夹着的区域。
4.如权利要求3所述的半导体存储装置，其特征在于，
所述第二导电体部作为所述一对对向部，包括：
向配置所述第一导电体部侧的相反侧延伸的第二突出部；
向配置所述第一导电体部侧的相反侧延伸、且与所述第二突出部在所述第一方向上隔开距离而对向的第三突出部。
5.如权利要求3所述的半导体存储装置，其特征在于，
所述第一导电体部及所述第二导电体部分别形成多个，
在多个所述第二导电体部中，一个第二导电体部和另一个第二导电体部作为所述一对对向部在与所述第一方向交叉的第二方向上互相隔开间隔分别形成。
6.如权利要求3所述的半导体存储装置，其特征在于，
所述第一导电体部及所述第二导电体部分别形成多个，
在多个所述第二导电体部中，一个第二导电体部和另一个第二导电体部以所述一个第二导电体部的端部和所述另一个第二导电体部的端部作为所述一对对向部在所述第一方向上互相隔开一定间隔的方式分别形成。
7.如权利要求2所述的半导体存储装置，其特征在于，
所述第一导电体部包括：
在所述半导体衬底上经由第一栅极绝缘膜形成的第一栅电极；
与所述第一栅电极电连接的第一布线，
所述第二导电体部包括：
在所述半导体衬底上经由第二栅极绝缘膜，并且在所述第一栅电极的一个侧面上经由第一绝缘膜形成的第二栅电极；
与所述第二栅电极电连接的第二布线，
该半导体存储装置具备：
在相对于所述第一栅电极位于配置所述第二栅电极侧的相反侧的所述半导体衬底区域形成的规定导电型的第一杂质区域；
在相对于所述第二栅电极位于配置所述第一栅电极侧的相反侧的所述半导体衬底区域形成的所述规定导电型的第二杂质区域。
8.一种半导体存储装置的制造方法，其特征在于，
包括：
在半导体衬底的主表面上，形成具有规定高度和两侧面且向第一方向延伸的第一导电体部的工序；
在所述半导体衬底的表面上经由第一绝缘膜以覆盖所述第一导电体部的方式形成导电层的工序；
通过在所述导电层上使用规定的掩模实施照相制版处理而形成抗蚀图的工序；
通过以所述抗蚀图为掩模实施所述导电层加工，形成用于施加规定电压的电压施加部的工序；
通过使位于所述第一导电体部的一个侧面侧的所述导电层部分残留而除去位于另一部分的所述导电层部分，在所述第一导电体部的所述一个侧面上经由所述第一绝缘膜形成包含所述施加电压部的第二导电体部的工序；
以覆盖所述第一导电体部及所述第二导电体部的方式形成层间绝缘膜的工序；
在所述层间绝缘膜上形成露出所述第二导电体部的所述电压施加部的开口部，并在所述开口部内形成与所述电压施加部电连接的接触部件的工序，
其中，在形成所述抗蚀图的工序中，对涂敷在所述半导体衬底上的抗蚀剂实施曝光处理，以使按照所述规定的掩模从显影后残留的抗蚀图经过覆盖所述第一导电体部的所述一个侧面的所述导电层部分、并伴随析像不佳在显影后残留抗蚀剂，作为所述抗蚀图，其为形成以按照所述规定的掩模形成的抗蚀图为第一抗蚀图，以伴随析像不佳而残留的抗蚀剂为第二抗蚀图的抗蚀图。
9.如权利要求8所述的半导体存储装置的制造方法，其特征在于，
形成所述第一导电体部的工序包括：形成向与所述第一方向交叉的第二方向分别延伸，并在所述第一方向上隔开一定间隔的一对第一部分及第二部分的工序，
在形成所述抗蚀图的工序中，所述抗蚀图以覆盖所述导电层部分的方式形成，其中所述导电层位于覆盖所述第一部分的所述导电层部分和覆盖所述第二部分的所述导电层部分之间。
10.如权利要求8所述的半导体存储装置的制造方法，其特征在于，
形成所述第一导电体部的工序包括：
在所述半导体衬底上经由第一栅极绝缘膜形成第一栅电极的工序、
形成与所述第一栅电极电连接的第一布线的工序；
形成所述第二导电体部的工序包括：
在所述半导体衬底上经由第二绝缘膜，同时在所述第一栅电极的一个侧面上经由第二绝缘膜形成第二栅电极的工序；
形成与所述第二栅电极电连接的第二布线的工序；
在相对于所述第一栅电极位于配置所述第二栅电极侧的相反侧的所述半导体衬底区域形成规定导电型的第一杂质区域，同时，在相对于所述第二栅电极位于配置所述第一栅电极侧的相反侧的所述半导体衬底区域形成所述规定导电型的第二杂质区域。
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